[Verilog] 함수 문제가 되나?

[davyzhu]

안녕 모두,

나는 논리 combinational 작은 작성 기능을 원하는 사용합니다.
하지만 난 발견 함수에 철사를 declear 수없는 것 난 왜?
모든 제안은 평가 될것이다!

func_test,이 오류를 몇 가지 컴파일 왜?
//-------- func_test ---------------
모듈 func_test (
in_1,
in_2,
in_3,
밖으로,
);

입력 [5시] in_1;
입력 [5시] in_2;
입력 [5시] in_3;

출력이 좀 [5시];

) in_3 지정 아웃 = plus_out은 (in_1, in_2,;

함수는 plus_out의 [5시];
입력 [5시] in_1;
입력 [5시] in_2;
입력 [5시] in_3;
와이어 플러스 [5시];
시작
플러스 = in_1 in_2;
plus_out = 플러스 in_3;
끝
endfunction

endmodule

최고, 안부
데비
에 마지막으로 수정한 시간에 2005년 7월 4일 11시 44분; 편집 1 davyzhu 총

 

[dBUGGER]

안녕하세요,
정의에서 함수이 함수 자체의 이름으로 등록을 사용하도록 오 / 피의 동일한 이름을합니다.당신은 "밖으로"로 plus_out 및 O를 할당 / 피 이름을 가진 함수 선언.변경이보고된다면 그것은.

또한 당신은 정의 함수 내부에 적응을 할당합니다.올바른 마라는 당신이 생각하세요?

최고, 감사합니다

 

[nand_gates]

여기 공부하는 수정 코드는 이것을 참조하면 확인할 수 있습니다 당신은
대답은 당신이 찾고 있습니다!
코드 :모듈 func_test (

in_1,

in_2,

in_3,

밖으로,

);입력 [5시] in_1;

입력 [5시] in_2;

입력 [5시] in_3;출력 5시] 아웃 [;기능 5시] plus_out을 [,

입력 [5시] in_1;

입력 [5시] in_2;

입력 [5시] in_3;

[이 5시] 플러스 reg;

시작

플러스 = in_1 in_2;

plus_out = 플러스 in_3;

끝

endfunction= plus_out은 (in_1, in_2, in_3)가 할당;endmodule / / func_test

 

[Guest]

[No message]

 

[davyzhu]

안녕하세요,

난 통과 모두 reg 철사를 변경하는 함수!감사합니다!
하지만 난 그에 대한 혼란이다.에 대한 내 마음, 레지 논리는 항상 순차적으로 사용되는 '블록을 언제나처럼'에서!
그리고 함수 거기에만 combinational 논리가 왜?

모든 제안은 평가 될것이다!

최고, 안부
데비

 

[dBUGGER]

안녕하세요,
기능은 전용 절차 블록을 정의합니다.또한 함수가 블록 행동에서 호출 할 수있다, 그러니 무슨 뜻.기능 블록 어떤 행동을하는 것처럼.제발이 링크를 참조하십시오.그것은 정의 언급 함수 내부에 정의하실 수 없습니다 명확하게 전선.
http://www.see.ed.ac.uk/ ~의 gerard/Teach/Verilog/me5cds/me95cab0.html

Funtions는 논리를 combinational 모델에 유용합니다.한게 사실, 그러나 이것은 논리를 combinational 모델 않는 그런 뜻은 아니 정의하지 않습니다 reg 변수가 있습니다.

최고, 감사합니다