Verilog 패키지 파일

[vlsi_freak]

안녕 모두,

나는 내 사업에, 코드의 일부 라인이

Caseaddr [7시]
8'b 00000000 : reg <= '1 ';
8'b 00000001 : reg <= '0 ';
-
-
8'b11111111 : reg <= '1 '

여기에 같은 이름을
가진 주소를 교체하고 싶습니다

Caseaddr [7시]
Reg1 : reg <= '1 ';
Reg2 : reg <= '0 ';
-
-
Regn : reg <= '1 '

내가 만든 파일을 REG_PKG.v와 같은 정의,

'8'b 00000000 Reg1 정의

하지만 여전히 컴파일러 오류가 Reg1, Reg2이 선언되지 않았습니다 등 말을 던지고있다.
여기있어, 내가 줄을 추가 패키지 파일을 컴파일하고`내 원래의 코드에 포함됩니다.

제발, 어떻게 상수와 비슷한 Verilog VHDL 파일을 만들어 주면 도움이됩니다.

안부,
변덕

 

[paulki]

안녕,
당신이 잘못된 길을에서 정의했습니다.아래
시도
'Reg1 정의 8'b00000000

이 작동합니다.

당신을 정의)에 어떤 공간을 수없습니다 (마

- 폴

 

[bharat_in]

(acute) before the name of define, when you use it.

또한`(),
당신이 그것을 사용하기 전에 정의의 이름으로 급성했다.

예

Caseaddr [7시]Reg1 : reg <= '1';

`Reg1
: reg <= '1 ';Reg2 : reg <= '0';

`Reg2
: reg <= '0 ';
-
-Regn : reg <= '1'

`Regn
: reg <= '1 '