Verilog 코딩 스타일 질문

[pyrite]

안녕,
내가 Verilog 코딩 스타일에
대한 몇 가지 질문이있습니다.

어떤 속도의 용어에 더 나은 / 지역 합성을위한?
질문 1 :
a.나는 할 것입니다 추가 기능, 곱셈 할 기능과 같은 몇 가지 작은 기능을 만들 수있습니다.그럼 그 때마다 시간이 좀 곱셈 (예), 내가 할 수있는이 함수를 호출해야합니다.
b.또는 I
/ 또한 코드의 기능을 사용하지 않고 단순히 곱셈을 할 수있습니다.

질문 2 (1 질문에 대한) 관련 :
a.를 사용하여 기능을 수행합니다.
b.사용 섭모듈.

질문 3 :
a.항상 (posedge CLK)
@a <= b C를;
b.d 개의 <= b C를 할당;
항상 (posedge CLK)
@a <= d 개;

질문 4 :
a.(나 == 3'b111 경우)
.........
b.지정 = &b;
경우는 (a)
.........사전에 감사합니다!

제프

 

[Guest]

[No message]

 

[Guest]

좋아요!첫주의 좋은 코딩 스타일을 하나의 FPGA 제품군에 이르기까지 서로 다를 수있습니다.그래서 더 찾을 수있는 신디사이저 도구 문서를 참조하십시오.
하지만 귀하의 질문 :
1.당신은 그렇게 할 수있다.하지만 단순히 * 곱셈을 위해 사용할 수있습니다.버텍스 - II와 같은 장치 스파르탄 - III에,이 임베디드 배율로 합성됩니다.
2.난 submodules 사용하는 것이 바람직합니다.
3.차이점이없습니다!
4.차이점이없습니다!

이 질문의 답변을 찾을에 대한 실용적인 방법은 간단한 코드를 작성하고 합성과 그들을 검사합니다.그렇다면 결과는 회로가 보여요!

 

[z81203]

내 의견을 논리에 대한 사용 섭모듈;에 대한 자극, 사용하는 기능입니다.