Verilog 코드 : '정의 및 매개 변수

C

choonlle

Guest
무엇이 매개 변수와 정의 사이에 다른입니까? 월 u는 몇점주고 ... 난 둘 다 사이의 비교를 이해 비교 느낀다. 감사합니다!
 
매개 변수는 verilog에서 데이터 형식입니다. 이것은 실행 기간 동안 수정되지 않습니다 상수를 선언하는 데 사용됩니다. 어디로 우리는 매개 변수를 업데이 트하는 defparam 문을 사용할 수 있습니다. '정의는 어떤 변수, 함수 또는 exprassion 이름으로 정의하는 데 사용할 수있는 매크로입니다. '는 [= 2 크기] 식별자와 u를 통해 UR 코드에 주어진 데이터에 대한 매크로를 사용하여 [컬러 = # 999999] 25분 후 올린날짜 : 이것을 통해서 [/ 크기]로 이동 [/ 색상]에 해당 정말 초보자를위한 유용한 [홈페이지] http://www-ee.eng.hawaii.edu/ ~ msmith / ASIC는 / HTML을 / Verilog / Verilog.htm [/ 홈페이지]
 
`정의는 매크로입니다. 당신은 C 언어에서 매크로를 사용하는 것과 동일한 방법으로 그것을 사용할 수 있습니다. 매개 변수는, 다른 한편으로는, 당신의 모듈의 membor 될 것입니다. 당신이 그 입 / 출력 포트의 너비로 폭 매개 변수와 일반 가산기에 대한 코드를 작성 상상해보십시오. 자, 당신은 너비 매개 변수에 대해 다른 값을 가진 동일한 가산기 여러 번 인스턴스 수 있습니다. 예를 들어 를 모듈 가산기 (, B 조, C에서); 매개 변수 폭 = 2; / / defult 값 입력 [폭 - 1 : 0]; 입력 [폭 - 1 : 0] B 조; 출력 [폭 - 1 : 0 ]은 C; = C를 할당 + B 조; endmodule [가 / 전] 인스턴스은 다음과 같이됩니다 : 를 가산기 # (4) adder1 (, B를, C에서); / / 4 비트 가산기 가산기 # (8) adder1는 (a, B 조, C에서); / / 8 비트의 가산기의 [가 / 나]는 지금, 그것에 대해 생각해, 당신은 매크로를 사용하여 위의 예제 할 수 있을까?
 
안녕 ourarash가 올바른 매개 변수는 compliation시 구성 하드웨어를 가질 수있다. 정의 manily 감사 Haytham (ifdef와`ifndef`와 함께 사용 예정) 컴파일러 지시자로 사용됩니다
 
하지만 그 범위에 대해 조심하세요. `정의는 보편는 ... 그래서 아무것도가 컴파일 도착과 가치를 얻을 것이다`정의하는 것을 사용합니다.
 
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