verilog 코드를 VHDL로 변환

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funjoke

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downto std_logic_vector (31 아웃 :; dataout std_logic에; CLK, wrtenb, readenb std_logic_vector에서 (31 downto 0) : 도서관 IEEE, 사용 IEEE.std_logic_1164.all,, 사용 IEEE.std_logic_unsigned.all 엔티티 DataMEM 포트 (datain, 주소 0)); 최종 DataMEM는, 신호 data_mem, DataMEM의 아키텍처 behav_DataMEM는 유형 MEM_type이 std_logic_vector (0 downto 7)의 배열 (0 downto 1023)입니다 : MEM_type; 시작 (CLK, 주소) 과정을 시작하는 경우 (CLK '이벤트와 CLK = '1 '과 wrtenb = '1') 다음 data_mem (conv_integer (주소) +3)
 
사용 가능한 Verilog 컨버터 몇 VHDL이 있습니다 : [URL = http://www.verilog.net/free.html] Verilog.Net - 무료 도구 [/URL] [URL = http://www.edaboard.com/ftopic347684 . HTML] 이전 게시 - 업로드된 애플 리케이션을 [/URL] [URL = http://doolittle.icarus.com/ ~ larry/vhd2vl] 둘리틀의 Coverter [/URL]
 
하지만 캔트 그것을 변환 이것을 사용하여, 내가 변환기를위한 도구를 다운로드하려면 직접 주소를 WAN,, X - 테크 제가 다운로드했지만 캔트 잘 변환이
 
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