Verilog : 참조하는 것은 불법 그물

[cmkastn]

난 Verilog있어 VHDL 사람, 그리고 지금 다른 사람이 난 노력하고있어.나는 목적으로 시뮬레이션을위한 모든 것이 0려고 노력하고 메모리에 초기화, 그리고 오류가 계속 방법 :

"케이 그물 불법 참조".

여기의 코드는 :

코드 :

[data_bits - 1 교체 : 0] main_memory_0 [0 : mem_sizes]를;

[data_bits - 1 교체 : 0] main_memory_1 [0 : mem_sizes]를;

[data_bits - 1 교체 : 0] main_memory_2 [0 : mem_sizes]를;

[data_bits - 1 교체 : 0] main_memory_3 [0 : mem_sizes]를;초기

시작

별명 (= 0; 별명은 <mem_sizes; 별명 = 케이 1)

시작

main_memory_0 [별명] = (1'b0 data_bits ());

main_memory_1 [별명] = (1'b0 data_bits ());

main_memory_2 [별명] = (1'b0 data_bits ());

main_memory_3 [별명] = (1'b0 data_bits ());

끝

끝

 

[rberek]

"로 정수 케이 선언"과 그것을 시도하십시오.

RB

 

[kalyansumankv]

목적으로하는 경우에 대해서만 시뮬레이션 메모리에 초기화 u는 원하는 뜻
거기에 가치를 초기로드들에 대한 시뮬레이션 도구 자체에 옵션이있을 것입니다.
modelsim 용 :
보기 -> 메모리>은 나막신> 마우스 오른쪽 클릭에 대한 데이터 가져오기 - 항목 선택 -> 그리고 .. 기입 필수 데이터를

하시다면 좋겠 해결하는 것입니다 이것이 prob ..

 

[Guest]

[No message]

 

[mux_master]

K "로부터"당신 선언의 잘못된 가능성이 높습니다.포스터 제작 제안 해보 그것 reg [31:0 int는 같은] 또는 다른.이 오류는 철사대로 만드는 선언 저한 테는 생각이.