Verilog 제한

[kunjalan]

안녕,
사용하시기 바랍니다 Verilog - XL - 시리얼이나 노스캐롤라 - Verilog.귀하의 소스 코드를 암호화할 수있습니다.
제발 '과'당신의 소스 코드를 보호 해제 옵션을 사용합니다.
시작 라인에서 당신을 보호하려는 라인의 끝은 당신의 소스 코드를 암호화할 수있습니다.
하지만, 일단 당신이 당신의 소스 코드를 보호하여 코드를 해독할 수없습니다.당신은 시뮬레이션된 그것 olny 수있습니다.그래서, 원래의 코드를 다른 절약 디렉토리를 저장해야합니다.

 

[Allegro]

그럼 이해가되지 않습니다.

 

[kittykat77]

네, 그건 말도 않습니다.갑작스레 당신과 당신의 IP 공급 업체는 특정 함수 않는 Verilog 코드가 주장하고있다.읽기보다는 잠재 고객은 RTL 코드 - 간단하고 고객의 시뮬레이션을 통해 확인하게 암호화 벤더로 보내주십시오.
경우 고객은 시뮬레이션 결과와 행복한가 - 그럼 아마 그 / 그녀가 다음 synthsizable 코드를 구입하기를 원할 것입니다.

암호화 시뮬레이터 종속 - Verilog를 사용하는 경우는 암호화되어
- XL에, 그 암호화된 코드를받는 사람도 있어야합니다 Verilog - XL에 의미와 그것을 시뮬레이션할 수있다.

@ ltera 멕 (에서)
@ ltera은 잠재 고객의 핵심은 자사의 IP 코어를 사용하여 또 다른 암호화 절차의 타당성을 확인할 수 있도록 허용하는 다른 방법입니다.

 

[bigrice]

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />누구도 보호되는 코드를 해독할 수 있습니까?

 

[niko_zhang]

이 파일을 시뮬레이트하는 방법을 ModelSim