Verilog 시뮬레이션 모델 문제 [도움이 필요하십니까]

[cheelgo]

안녕, 난 그 familar verilog 시뮬레이션 모델 아니라고 ------ ------ padlib.v 모듈 padlib (...); 입력 ..., 출력 ..; 와이어 ..., ... . ... `ifdef CVE의 buf # 0.001 (...);`다른 또는 # 0.001 (...);`endif endmodule 질문 : 나는 단지이 모델을 사용 CVE 부분, 어떻게 구성할 수 강제하려는 경우 내가 사용할 수있는 설정 CVE 진정한 [COLOR = 빨강] [/ 색상] 누군가가 도움을 줄 수 있습니다.들에게 사전에 감사? Cheelgo

 

[AlexWan]

모든 시뮬레이터는 "+ 정의 + 매크로의 옵션을 가지고 ...". 당신은 VCS / ncverilog / ncsim / modelsim /의 상세 정보를 찾을 수 있습니다 ... - 도움이됩니다.

 

[RP]

안녕하세요, 전 꽤 질문을 이해하지 않았다. 그러나 verilog 모듈을 구성하려는 경우, "# CVE을 정의합니다"와 같은 컴파일러 기본형을 사용합니다. RP,