verilog의 Frequncy 배율

[surajdash]

그것은 FPGA에서 구현할 수있는 verilog과 주파수 배율을 만들 수 있습니까? 주파수 F의 입력 신호 주어진 즉 주파수를 계산하는 회로를 만들 수 있습니다 M * F??

 

[FvM]

어느 시간 이산 ADPLL로, 당신은 그것에 대해 알고, 또는 일부 FPGA 제품군에서 사용할 하드웨어 PLLs 내장 사용합니다.

 

[surajdash]

사실은 내가 어떻게 주파수 M의 배 입력 신호 주파수 M> 1이있는 다른 신호를 만들 수 있습니다 알고 싶었어요. 그래서 생성된 신호는 입력 주파수보다 큰 주파수를 가지고 있습니다. ADPLL 내가 입력 신호보다 낮은 주파수를 가진 신호를 얻을 수 있습니다.

 

[FvM]

[견적] ADPLL 제가 입력 신호보다 낮은 주파수를 가진 신호를 얻을 수 있도록 도와드립니다. [/ 인용] ADPLL는 추가적인 고주파 시스템 클럭과 주파수 곱셈를 얻을 수 있습니다.

 

[surajdash]

내 시스템은 하나의 입력을 가지고 있으며, 그 신호를 사용하여 클럭을 생성해야하는 경우. 나는 K 카운터 입력으로 주어진 클럭 신호의 배수입니다 ID 카운터 (DCO)에 대한 시계를 만들어 줘야처럼.

 

[FvM]

말했다시피, 당신은 높은 주파수 입력 클럭하거나 생성할 PLL 내부 하드웨어와 FPGA를 필요합니다.

 

[Iamventure]

DLL의 사용은 문제에 대한 도움이 될 수 있습니다 만들기. 입력에 높은 주파수를 달성하는 지연 루프 통과 동일한 신호 받았다. 나는 하나를 합성하지 않은,하지만 자일링스에서이 개념을 보았다.

 

[ravics]

당신은 FPGA 공급 업체에서 제공하는 디지털 시계 매니저 (DCMs)를 사용할 수 있습니다.