Verilog의 정수 및 등록은?

[davyzhu]

안녕 모두, 나는 Verilog는 정수 타입을 가지고 있다고 들었습니다. 누군가가 정수가 서명하거나 서명 수있다. 부호가있는 정수를 선언하려면 어떻게해야하나요? 그리고 정수 및 등록은 [31:0] (2의 보수)를 체결과 차이점은 무엇입니까? 모든 제안은 감사합니다! 안부, 데비

 

[eda_wiz]

난 당신이 선언 C 언어에서와 같이 정수를 서명하거나 서명 특별히 cannt 것. 이 정수 선언할 때 서명과 같은 값이 저장됩니다. 합성에 대한 등록 [31:0]와 정수 사이에는 차이가 없습니다.

 

[yuenkit]

정수는 32 비트에 서명합니다. 서명 등록 32 비트와 정수의 차이 ... 나는 정수, 값이 최대 예 32'h7FFF_FFFF, 무슨 U에 추가할 가치 상관없이 도달하면 값이 32'h7FFF_FFFF로 유지됩니다 들었다. U는 32'h7FFF_FFFF 1을 추가하면되지만 서명 등록에 대해, 값은 32'h0000_0000로 이동합니다. 난 그걸 확인하기 위해 시간이 없어. 당신이 확인이 있으면 말해 봐요

 

[maxsnail]

오버플로가 레그와 같은, 그것이 표현을 비교에 사용할 수있을 때 정수 (같은 0으로 롤 것입니다 I

 

[Thomson]

[인용 = davyzhu] 안녕하세요 모두, 나는 Verilog는 정수 타입을 가지고 있다고 들었습니다. 누군가가 정수가 서명하거나 서명 수있다. 부호가있는 정수를 선언하려면 어떻게해야하나요? 그리고 정수 및 등록은 [31:0] (2의 보수)를 체결과 차이점은 무엇입니까? 모든 제안은 감사합니다! 안부, 데비는 [/ 인용] Verilog - 2001 사양을 참조하십시오. 톰슨