verilog에 대한 질문

[EDA_hg81]

자일링스 ISE으로 만든 프로그램입니다. 모듈을 연결하는 전선을 사용하고 있습니다. 일부 FF / 모듈 내부에 래치가 연결되지 않은 이유는 가능한 이유는 무엇입니까? 감사합니다.

 

[zeeshanzia84]

코드를 게시

 

[EDA_hg81]

코드로 다음과 같습니다 모듈 CPU (SPI_IN, 행, 열), 입력 SPI_IN; 출력 [10시] ROW; 출력 [10시] 콜; 등록 [10시] ROW_REG; 등록 [10 : 0] COL_REG : 할당 ROW = ROW_REG; 지정 콜 = COL_REG; 항상 @ (posedge SPI_CE) 케이스 (SPI_COMMAND) 8'h26 : ROW_REG

 

[Vasilis]

당신은 각각 하나의 인스턴스를 생성해야 모듈을 연결하고 왜 몇몇 FF / 모듈 내부에 래치가 연결되어 있지 않은 것은이 모듈에 연결하려고 할 수있는 버스의 크기가 수있는 변수가 want.A 이유 매개 변수로 넣어합니다. 테 코드에서 당신은 몇 가지 구문 오류가 게시 (누락되었습니다. ';'와 ':').

 

[prathulla]

Checkthe 도서 palnitker

 

[EDA_hg81]

나는 다음 링크에서 코드를 가지고 : http://www.edaboard.com/viewtopic.php?t=176585&highlight = 어떤 제안을 가져 주셔서 감사합니다.

 

[bansalr]

Refresh_COL_REG에 대한

 

[EDA_hg81]

그런데 왜 Refresh_ROW_REG는 trimed 아닌가요?

 

[EDA_hg81]

어떻게 고칠 수 : Refresh_COL_REG

 

[tkbits]

Line_Buf에 COL_reg을 사용합니다. 또는 출력 핀에 Refresh_COL 연결합니다.

 

[freeinthewind]

내 생각엔 당신이 시계에 대해 문제가 있다고 생각.

 

[Matrix_YL]

[인용 = EDA_hg81] 코드는 아래와 같이 모듈 CPU (SPI_IN, 행, 열), 입력 SPI_IN; 출력 [10시] ROW; 출력 [10시] 콜; 등록 [10시] ROW_REG ; 등록 [10시] COL_REG : 할당 행이 = ROW_REG; 지정 콜 = COL_REG; 항상 @ (posedge SPI_CE) 케이스 (SPI_COMMAND) 8'h26 : ROW_REG