Verilog에서

[masai_mara]

안녕,
만약 내가 작업을 모듈에 정의된 알고, 나는 다른 모듈의 계층 구조를 호출 메커니즘에 의해 이러한 작업에 액세스할 수있습니다 싶었어.또한 이러한 contructs Verilog 무엇을 의미합니까
이벤트 test_end;
@ (test_end);
코드 ..
코드 ..
- "testcase_done;
무슨 - "의미는 무엇입니까?

감사합니다.

 

[Guest]

[No message]

 

[vikasjn]

씨야은 U hierarchially 어디에서 작업을 호출할 수있습니다 ...코드를보다 쌀 순 없다에 이벤트를 방출 함께 언급하는 ...모든 Verilog 도서 U에서이 섹션을 통해 필요한 정보를 찾을 이동하시기 바랍니다.