verilog에서 32 비트 사업부

S

sameem_shabbir

Guest
안녕하세요 제가 두 분열하는 데 필요한 모든 AOA 32 비트 verilog에서 NOS spartan3 스타터 키트에 내 프로젝트에 대한. 또 다른 문제는 그 해답 부문의 항상 B / W 0과 1 . 그것이 (1 제외) 분수에 항상 즉, 어떻게 그렇게 할 것입니다. 제가 코드를 필요에 대해. [/I]
 
"구분선 생성기"또는 ISE와 함께 제공되는 코어 생성기에 포함되어있는 "파이프라인 구분선"를 사용해보십시오. 그들은 읽을 수 HDL을 생성하는 경우에는 잘 모르겠지만, 그들은 당신에게 당신의 FPGA 프로젝트에 놓을 수 있습니다 모듈을 제공합니다.
 
나는 PLZ는 U 어디에 내가 [크기 = 2] [COLOR = # 999999] 일시간 구분 후에 추가된 가야에서 설명할 것입니다 핵심 생성기 또는 pipline 분할기 찾을 수 없습니다 : [/ 컬러] [/ 크기]를 sory 전 핵심 발생기와 piplined 분배기하지만 코어 생성기에서 모듈 인스턴스 (sdivider_v3_0)이 포함되어 발생 verilog 파일을 찾으면 내가 그걸 어디서 코드를 받아야
 
명확히 해주세요 - 당신은 구분선의 전체 Verilog 코드가 필요하거나에만 귀하의 Verilog 프로젝트에 드롭 할 수있는 작업 구분선이 필요합니까? 자일링스 파이프라인 구분선 코어는 아니 Verilog 코드와 함께 NGC 파일 (컴파일된 sdivider_v3_0를 포함) 제공할 수 있습니다. 그게 사실이라면, 당신은 당신의 ISE 프로젝트로 NGC 파일을 넣어 Verilog 래퍼 파일을 인스턴스, 이제 당신은 작업 구분선을 가질 수 있습니다.
 
, 내가 작업 구분선이 필요하지만 문제는 [내가] 나는 어떤 NGC 파일을 얻을 없다 [/I] 코어 발생기 네 가지 파일을 만듭니다. 그럼 ..,. asy. sym 있습니다. 대 지금 내 프로젝트에 어떤 파일을 놓아야합니다 또는 U 난 단지 모듈의 인스턴스를한다고 할까 그리고 그것은 작동합니다
 
NGC 파일이 없습니다? 거 참 희한 하군. 당신은 "생성"클릭 후, 당신은 어떤 오류 메시지가 봤니? 아니면 실수로 어떻게든 출력 파일이 생략되는 원인이 옵션을 선택했습니다. 제가 핵심을 생성 후,이 출력 파일을 생성하고 간단히 그들을 설명하는 추가 정보가 표시됩니다 : div.v, div.veo, div.ngc, div.xco, div_xmdf.tcl, div_flist.txt 및 div_readme.txt 있습니다. 나는 이세 9.2.04i과 ISE의​​ IP 업데이트 2를 사용하고 있습니다. 당신이 최신 "ISE 서비스 팩을"와 "이세 IP 업데이트"와 ISE의​​ 버전을 업데이 트해야합니다. 당신은 코어 생성기에서 -에 대하여 도움말을 클릭하여 버전을 확인할 수 있습니다. http://www.xilinx.com/support/download/index.htm
 
thnx 내가 내가 NGC 파일을 클릭하면 이제 어떻게 나에게 바로 출력을 준 지금 EDIF 네트리스트를 클릭 있던 생성 옵션에서 내 실수를 발견 많은 다음 내가 프로젝트에 NGC 파일을 복사해야 작동합니다
 
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