verilog에서 2 차원 입력 포트

[barkha]

안녕하세요, 누구 Verilog에서 2 차원의 입력 포트를 선언하는 방법을 설명하는 문서를 보낼 수 있습니까?

 

[sree205]

이런 의미 U합니까? 레그 [DATA_WIDTH - 1 : 0] 멤 [0 : RAM_DEPTH - 1];

 

[echo47]

Verilog는 I / O 포트는 2 - D 배열되는 것을 허용하지 않습니다. Verilog 2001 년 당신은 벡터로 배열을 죽여봐와 포트를 통해 그것을 통과,하지만 다소 어색한. 여기 그것을 한 방법입니다 : [코드] 모듈 톱 (에, 밖으로); 입력 [31:0]는의, 철사 [7시] 배열 [0시 3분는]; 출력 [31:0] 아웃; {할당 배열 [3], 배열 [2], 배열 [1], 배열 [0]} =에, 밖으로 할당 = {배열 [3], 배열 [2], 배열 [1], 배열 [0]}; endmodule [ / 코드] 누구보다 컴팩트한 구문을 알고 있습니까?

 

[aji_vlsi]

[인용 = echo47] Verilog는 I / O 포트는 2 - D 배열되는 것을 허용하지 않습니다. 그것을 지원하는 경우 [/ 인용] FWIW, 이것은 SystemVerilog에 허용되는 귀하의 시뮬레이터로 확인합니다. 감사합니다 Ajeetha, CVC www.noveldv.com

 

[mingcol]

verilog 모듈 I / O 포트는 2 - D arrry 불법 expresstion를 선포하실 수 없습니다.

 

[mr_byte31]

그것이 좋지 않아 내가 왜 그것이 합성 수 있다고 생각 !!!!!!!!!!!!!!!!!!!!!

 

[mrflibble]

Grrrrr, 그것은 2,011의 그리고 당신은 여전히 verilog에서 모듈에 대한 간단한 2 차원 입력 또는 출력을 전달할 수 없습니다 ... 검색 해 봤어 정말 아무것도 발견하지 못했 때문에 함께 이러한 빠른 매크로를 넣어. 지금까지 트릭을 할 것으로 보인다. [코드]`정의 PACK_ARRAY (PK_WIDTH, PK_LEN, PK_SRC, PK_DEST) genvar pk_idx, (pk_idx = 0에 대한 생성, pk_idx

 

[wsong0210]

SystemVerilog를 사용합니다. DC 및 synplify 그것을 지원합니다. 2D 또는 3D 포트는 당연히 지원됩니다.