Verilog에서 번역, 2004 11:40 문제 8월

[mateushh]

안녕하세요!

난 Spartan2의 FPGA에 대한 간단한의 I2C 컨트롤러를 구현하려는 Xport2.0 함께 제공합니다.내가 VHDL은 (i는이 게시물에 대한 attatched),하지만 문제는, 그 순서에 Xport 호환 내가 Verilog에있는가라는 기본 소스, 인스턴스가 해주는 하나의 소스에있어.

그래서, 난은
X - HDL을 3 번역기를 다운로드 및 내 소스 Verilog로 번역.불행하게도, 난 자일링스 ISE 6.1i, 내가 사용하는 아래 synthetize 수없습니다.간단히 말해서 나는 여러 가지 오류를 구하십시오.

나 좀 도와 줄래?

사전에 감사합니다!!

Mateusz Wysocki
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[Guest]

VHDL에서 Verilog (또는 그 반대 -도 마찬가지입니다) 변환 좋은 생각되지 않습니다.적어도 한 자동화된 프로그램, 아니.

첫째, 당신은, 그래서 거기에 조정의 출력 소스로해야 할 일이 아주 많다되며, 코멘트 같은 서식 못할 수도있습니다.

다음, 거기 VHDL과 Verilog 간의 문맥 모르게 번역되지
않을 수있는 몇 가지 차이점이있습니다.그것을
또는 다른 언어를 영어로 번역하는 것과 같은 비유.그래, 당신이 (예를 들어, 번역 스페인어 -> 영어),
그리고 Babelfish 번역기를 사용할 수 있는지, 모든 단어를 '종합적으로')는 다른 언어로, 단어를 올바로 (단어 번역 일지 모르지만 그것은 종종 이해가 독서.왜?, 때문에 통역 * 다른 단어 (에서
* * 그 작가의
마음을 생각했다) * 문맥을 알 수없습니다.그것은 VHDL 마찬가지에요 -> Verilog 번역.

VHDL에서 소스에서, 그리고 저기 한 Verilog로 번역.번역가가 강하면, 당신은 코드를 Verilog 겠군요 생겼 그것은 VHDL 코드가 일치합니다.하지만 지금은, 그리고 VHDL 소스 연구 * 생각이 작가의 구현, 그리고 이해 *, Verilog 코드를 좀 봐.나는 당신이 자신을 말해주지 제일 먼저 할 일이 '이런, 처음부터 다시 시작 ...'. 더 그렇 겠죠

그래서, 당신은 어느 Verilog, 변환만을 핵심은 I2C VHDL 또는 Verilog와 혼합) (VHDL disign 혼합 사용하는 소프트웨어를 컴파일 할 수의 개념을 이해하고 이후 2 가지 선택권이있어.

그냥 내 2 센트 ...

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