Verilog를 사용하여 RTL에서 메모리 모델링이 - 필요한 도움을

[rockskuller]

나는 교육 및 데이터 메모리 모듈을 종합해야합니다. 어떻게 Verilog를 사용하여 RTL에서 모델 수 있습니다. 행동 메모리 모델링 I 이용 사실에서 레그 [wordsize : 0] array_name [0 : arraysize]

 

[pini_1]

도움이된다면 안녕하세요 이건 내가 시스템 C. 해준 무엇인가 .... # 다음은 듀얼 포트 RAM의 모델입니다. # 읽기 비동기이고 쓰기 동기입니다. # 발전기와 테스트 벤치도 포함되어 있습니다. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

대단히 감사합니다!

 

[rsqf]

안녕하세요 당신은 메모리 모델을 생성하는 몇 가지 도구를 사용할 수 있습니다. 모든 형식을 포함

 

[pini_1]

이러한 도구는 시스템 C. 메모리 모델을 생성합니까

 

[rockskuller]

@ rsqf 당신은 그 도구의 이름을 언급 수 있습니까?

 

[rsqf]

[인용 = rockskuller] @ rsqf 당신은 그 도구의 이름을 언급? [/ 인용] 등 아티산 메모리 컴파일러, 자일링스 mempry 컴파일러로.