Verilog는 루프, 루프에 대한 synthesisable있는 동안??

[ankit12345]

R 없습니다 ??????

 

[rsrinivas]

U는 방법을 쓴다면 지연 synthesisable되지 않습니다 당연히 그들은 그들이 하나의 간단한 단서가 루프에 지연을 포함하지 않는 것입니다되어야 아르

 

[ankit12345]

를위한은 (i = 0, I <10 I + +) 내가이 작품에게 생각 ..... 어디로 ...... (I = 0의 경우, 전

 

[khaila]

[인용 = ankit12345]의 경우 (I = 0, I <10 I + +) 내가이 작품에게 생각 ..... 어디로 ...... (I = 0의 경우, 전

 

[shiv_emf]

예! for 루프 "K"는 상수 변수 경우에만 합성입니다 .. 번호가 32 비트 값으로 제한되어야합니다! 또는 V로 선언하면서 32 비트 또는 64 비트 변수 길이를 정의해야합니다 ...

 

[vinod488]

'K'가 지속되어야 경우에만 네, 합성됩니다

 

[raghu_836]

루프와 루프 디자인 libaraires UR의 유형에 의존하는 동안 앙을 위해 사용 전 FPGA 뜻

 

[anilkumarv]

그것은 합성이지만 항상 루프에 대한 RTL 코딩에서 사용하지 않는 것을 권장합니다. IT 자원 (지역 etc.etc 같은) 많이 소모하기 때문입니다. 그러나 U 우리가 행동 코드를 합성하지 행동 코딩 becuse에 사용할 수 있습니다.

 

[vinod488]

for 루프의 합성 verilog, 그리고 동안 루프가 사용하는 도구에 따라 달라집니다. 그러나 그것이 하드웨어의 복제를 반영하기 때문에 RTL에 그것을 사용 없다 좋습니다.

 

[deepu_s_s]

루프 (및지만)의 사용하여 많은 하드웨어와 다음 발생 전반적인 주파수 손실을 소모합니다. 따라서 RTL 코딩에서 for 루프 방지하는 것이 좋습니다입니다. 및 합성 도구는 또한 mojor 역할을 담당하고 있습니다.

 

[aslijia]

Verilog HDL의 경우, 그 이름이시키는대로, 회로를 설명하는 언어입니다. 그래서 당신은 당신이 회로 itselfe을 설계하기 전에 회로를 생성하는 synthesise 도구에 의존 수 없습니다. 같은 (I = 0에 대한 코드로서,

 

[satya_422]

우리가 (1 = 0 루프의 끝에있는 constat을 mentionong 때문에 실제로 루프에 대한 합성되며 전

 

[verilog_always]

[인용 = anilkumarv] 그것은 합성이지만 항상 루프에 대한 RTL 코딩에서 사용하지 않는 것을 권장합니다. IT 자원 (지역 etc.etc 같은) 많이 소모하기 때문입니다. 그러나 U가 행동 코딩에서 사용할 수있는 것은 우리가 행동 코드를 합성하지 becuse. [/ 인용] 아닐 쿠마, U 루핑 조건을 사용하여 어떻게 자원 증가를 알 수

 

[jchrcpl30]

분명 하나는 루프 합성 (기본적으로 루프 종료가 어떤 일정에 설정되어 있는지 확인)을하도록주의한다. 나는 그들이 "사용하지 않아야합니다"라고 문제를 걸릴까요 ... 표면상 때문에 그들은 "과도한 지역 소비 '. 그들은 단순화 코딩에서 자리를했습니다. 예를 들어 예를 들어, 값 배열에 에지 검출을 수행하는 것입니다 : 정수 i를, 항상 @ (posedge CLK)는 I = 0, I (를위한 시작

 

[sumit_techkgp]

간단한 것은 U의 구현을 생각 할 수있다면 다음 합성 엔진도 생각할 수있다

 

[ktsangop]

내가 for 루프에 대한 유사한 질문이 있습니다. 자, 내가 쓰는 말 : [코드]는 (i = 0에 대한 시작; I

 

[FvM]

차단 임무를 사용할 때 유용 코드 없다 synthesisable지만. 그것은 멤를 복사의 효과를 [0]에 멤 [1] .. 멤 [6]과 멤를 따르면 [7]. HDL 루프 "가 순차적으로 실행하지"않습니다, 그것은 순차적으로 평가하지만, 병렬로 실행됩니다. "nonblocking 사용

 

[linkfox]

[인용 = FvM] 차단 임무를 사용할 때 유용 코드 없다 synthesisable지만. 그것은 멤를 복사의 효과를 [0]에 멤 [1] .. 멤 [6]과 멤를 따르면 [7]. HDL 루프 "가 순차적으로 실행하지"않습니다, 그것은 순차적으로 평가하지만, 병렬로 실행됩니다. "nonblocking 사용

 

[ktsangop]

OK 있도록 시뮬레이션하는 동안에만이 나는 nonblocking 할당을 사용하지 않는 순차적으로 실행 될 것으로 알고 있습니다. 덮어 멤 [7] 의미가 있도록 내 코드를 수정 [코드]를 시작 출력

 

[pramodm]

루프 구문을 생성과 synthesisable 아르