unknow 제표

[ThaiHoa]

누구에 대해 명확하게 다음과 같은 진술을 알아?
1./ $ setuphold (posedge CLK, negedge CS를, Tcv2ch, Tch2cx, SetupHoldViolation_CS_pClk)
2. / $ 폭 (posedge CS를, Tcv2cx, 0, PulseWidthViolation_CS_CS)
3./ message_on = $ 테스트 $ plusargs ( "message_on");
4./
지정
만약 (wFlag_accesspA) (posedge CLK = "Data_out [0] : 1'bx) = (은 T1, T2는)
만약 (wFlag_retainpA) (CLK * "Data_out) = (Tch2qx, Tch2qx);
endspecify
5./
초기
시작
$ sdf_annotate ( "b2hs111_2kx16x8.sdf ",,,,,,);
끝

고마워, 당신은 구문에 대해 도움을 줄 수 이러한 문을 사용하려면

 

[heartfree]

요즘 참 시스템의 모든 작업, 타이밍을 확인, 맥박을 점검, 자위대 attonate Verilog 수있습니다 ....
ncsim 오피스 도움말을 참조하십시오, 당신은 더 많은 정보를 확인할 수있습니다.
감사합니다

 

[ThaiHoa]

우리가 어디 NCSIM 박사님받을 수 있나요?내가 당신 NCSIM에 대해 링크를 보여 주시겠습니까?

 

[Guest]

이 Verilog - XL에 대한 참조입니다.당신은 이러한 모든 진술에 대한 상세 정보를 찾을 수있습니다.이 문서의 학습을위한, 당신은 더 좋은 책을, 구매 또는 하나의 서적 영역을 찾을 수없습니다.

 

[Guest]

미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[ThaiHoa]

지금까지, 그 검사 위반 $ 보류 또는 설치 setuphold $ $를 사용하여 실제 상황, 특히 지연 시간 ()과 모델에 서면으로 매우 중요한 건 알아요.
Verilog에 대한 니우 주셔서 감사합니다 - XL에 심판, 난 당신의 문서에 몇 가지 흥미로운 찾을 수있습니다.
경우 ASIC를 필드에 대해서는 아무것도 필요가 만약 내가 있고, 날 알잖아, 난 당신에게 의견을 하겠네.