systemverilog 배열을 연관>

[sree205]

안녕 모두,
클래스가 거기에 블록이나 방법은 항상 구현 연관 배열을 내부 시스템 Verilog?나는에있는 튜토리얼과 책을 참조 자사의 단위로 주로 초기 선언.

내 응용 프로그램에 저장된 데이터 이전의 지식을 필요로합니다.요점 이렇게이다 찾고 있어요 내가 뭘,

) 써주면 (
assciative_arr [Addr 정보] = input_data;
또 읽으면 ()
output_data =이 associative_arr [Addr]

어떤 대안도 제안을 환영하는 구현이.

 

[Syswip]

안녕 sree205,

클래스 A의 내부 배열을 선언할 연관 수있는 코스.
난 읽기 전에 현재의 주소가 없거나 확인하는 것이 좋습니다 존재하는 경우에 당신은.
도구를 읽어 어떤 경우 존재하지 않는 주소가 경고를 생성할 수 있습니다.

이렇게 해 :
코드 ) 쓴다면

assciative_arr [Addr 정보] = input_data;

다른 사람 (읽으면) 시작

(해당되는 경우 associative_arr.exists (Addr))

output_data =이 associative_arr [Addr];

다른 사람

output_data = (0 또는 X는 ..)

끝

 

[ljxpjpjljx]

우리에게 좋은 정보를 사용합니다!

 

[Guest]

[No message]

 

[sree205]

나는 웹사이트의 하나 발견이 설명.

작성 클래스) 속성을 주소와 데이터에 표시된 즉 메모리 위치를 (있다.만들기 주소 속성에 의해 연관 배열의 색인이 생성된 클래스에 대한 추억이 위치.

개체가의 배열을 만드는 뜻이?배열을인가 연관이 만드는 어차피 막보다?

 

[eChipDesign]

요소의 메모리 개체를 생성하고 배열로 밀고 그것을 장점을 가지고 독자적인면
a.당신이 동일한 주소에 접근 목록을 계획을 구현합니다.
(여기서 또한 각각의 접속 기록을 저장 주소가됩니다)
메모리 내장 즉 scoreboarding.
b.면 메모리 nosnoop 스눕을 가지고 또한 요구 / 기능을 특정 프로토콜의 종류를 편안한 주문.

면 모두 당신이 원하는 스토리지를 일반 메모리 다음이 개체입니다 아니로 사용할 수 채우지 마세요.Infact는 스토리지가는 오버헤드에로 증가합니다.

건배,
eChipDesign.

================================================== ===
eChip 디자인 연구소
초고 집적 시스템 Verilog 및 교육을위한 Verilog
Nagercoil, TamilNadu

http://learn-asic.com

================================================== ===