sysnthesis 보고서 도움이 ...

[abhi_459]

어떤 코드의 합성 후 ... combinational 최대 지연 시간은 6.2 VHDL ISE입니다 계산된 있습니다.
나 장치에있는 동일한 게이트 지연은 give.for 지연 게이트 9.1.but 이세 가지고 합성의 코드를 이세 6.1과 동일합니다 ...... differrent위한 장치 날 수있는 모든 도움이 하나 ... whts prob ?????

 

[Guest]

[No message]

 

[kvingle]

그 아니 아주 예기치 않은 문제가 .....

다른 ISE에서 마이 그 레이션하는 동안 하나의 버전이 일반적으로 사용하는 새로운 내부
알고리즘 이세의 공통점을 위해 버전 다양한에서 얻는 다른 결과를 매우는로 synthesis.so 유추 논리를 최적화합니다. (잘거나 당신이있어 FF로 같은 디자인과 같은 원시에 대한 즉, 제공되는 최적화를위한 공간을가 있어야 할만큼 디자인은 코딩 래치, mux 그때 이세) .. 버전은 그것이 동일해야합니다 추론 장치도 논리를위한 동일한 문제가 무엇

위치에 영향을 미치는 수있는 다른 요소는 최대 지연 계산기 거기에 해당하지 버전에 대해 좀 다릅니다.
라우팅 등, 논리의 중복 등록을 선택한 수준을 균형, 노력 등
버전이 자네가 확인 모두에서 동일한 옵션을 사용하여 당신이 있습니다.

안부
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