Sysgen과 VHDL을 결합

[babyeric]

나는 Sysgen의 모델과 VHDL 코드의 또 다른 모델이 있습니다. 나는 1 전체 프로젝트로 함께 둘 다 결합해야합니다. VHDL의 입력은 Sysgen 출력에서​​ 왔어요. 최종 출력은 VHDL 블록에서입니다. 내가 TS에서 시계 내 Sysgen을해야하지만, 시간 내 VHDL 코드는 TS에서 / 2. 그러나 난 할 때, 어떤 출력을 얻을 수 없습니다. 누구나 VHDL 입력 Sysgen의 출력을 복용하는 경우 여부 나 Sysgen과 VHDL에 대해 2 개의 다른 클럭을 사용하여 나에게 조언을 수 있습니까?? 누군가 내 의심을 지울 수 있습니다 으면 좋겠 네요. 감사합니다. 추신 : 저는 Sysgen과 VHDL에 대해이 같은 클럭을 사용했다, 나는 올바른 출력을 얻을 수 있습니다.

 

[jimwu88]

그것은 한 sysgen 출력 데이터 속도는 VHDL 입력 데이터 속도와 동일로 작동합니다. [견적 = babyeric; 1094842] 난 Sysgen의 모델과 VHDL 코드의 또 다른 모델이 있습니다. 나는 1 전체 프로젝트로 함께 둘 다 결합해야합니다. VHDL의 입력은 Sysgen 출력에서​​ 왔어요. 최종 출력은 VHDL 블록에서입니다. 내가 TS에서 시계 내 Sysgen을해야하지만, 시간 내 VHDL 코드는 TS에서 / 2. 그러나 난 할 때, 어떤 출력을 얻을 수 없습니다. 누구나 VHDL 입력 Sysgen의 출력을 복용하는 경우 여부 나 Sysgen과 VHDL에 대해 2 개의 다른 클럭을 사용하여 나에게 조언을 수 있습니까?? 누군가 내 의심을 지울 수 있습니다 으면 좋겠 네요. 감사합니다. PS :. 제가 Sysgen과 VHDL에 대해이 같은 클럭을 사용했다, 나는 올바른 출력을 얻을 수 있습니다 [/ 인용]