set_fix_multiple_port_nets 방법을 사용하는가?

[iamczx]

먼저 디자인과 링크를 읽고, 그렇다면 (맨 위로 가기 레벨 디자인이다) current_design 톱을 설정합니다. ..... 밖으로 나와 위로 foreach_in_collection 디자인 curret_design [을 get_designs "*"] {current_design $ 디자인 set_fix_multiple_port_nets 단추로 모든 buffer_constants}은 wrtie - f 옵션을 verilog - O를 컴파일 / verilog / top.vo - hier $ current_design 다음과 같은 경고의 :. 경고 : 닷넷 (들 )이 유형 '트라이'의 밖으로 기록됩니다. (조종 - 3) 경고 : Verilog '지정'또는 '트란'문장 밖의 기록됩니다. (조종 - 4) 경고 : 모듈의 상단에 io_wire 변경 와이어 이름 이오. (조종 - 2) 1 전혀 effact하지 않는 "set_fix_multiple_port_nets"명령을 보인다. 가능한 원인은 무엇입니까? 미리 감사드립니다

 

[rogger123]

안녕하세요, 당신은 어떤 포트 중 어느 특성을 "손대지 마"이하지 않도록해야합니다. 당신은 어떤 후 직류 / PC의 버퍼를 추가하지 않습니다 특성을 만지 지마있다면 밖으로 작성됩니다 네트리스트에 statments을 할당합니다. 당신의 네트리스트를 확인하고이 성명을 밖으로 작성된 것입니다 할당되는 포트에 대한보고 있는지 확인하십시오. 해당 포트에서 t의 손길을, 당신은 돈있다면 다음 확인하십시오. "대부분의 시계는"rogger을 thakns

 

[spauls]

당신이 사용중인 대신이 "set_fix_multiple_port_nets - 모든 buffer_constants - 피드 스루"를 사용합니다.

 

[iamczx]

안녕 spauls는 직류 man 페이지에, 그것은 말한다 : - 모든 삽입물 동일 피드 스루 - 출력 - 상수로서. 논리 상수 버퍼링되지, 중복되지 않습니다. 논리 상수를 버퍼, - 모든 옵션과 함께 - buffer_constants 옵션을 사용하십시오. 그래서 난 - 모든 buffer_constants가 enouth라고 생각합니다. 신호 : : 그리고 지금, 나는 새로운 질문 있어요 와이어 [을 7시]에게, 디자인, a의 비트는 항상 : [0] = [4] [1] = [5] [2] = [3] = [7] DC는 할당 쓸 수 있도록 [6].

 

[Jugantor]

당신이 내게 말해 무슨 뜻 경고가 가지고 있습니까?? 그리고 그 원인은 무엇입니까? 난 modelsim에서 제대로 작동 verilog 코드,하지만 내가 더 이상 나던 작업 modelsim의 게시물 - 합성 네트리스트를 얻을 있습니다. 이것이 문제의 원인이 될 수 있습니까? 감사합니다. - 얼마일까요

 

[iinetd]

안녕하세요, Pls 당신의 네트리스트를 덤프하기 전에 change_name - 에이치 - 규칙 verilog를 추가합니다.