SCAN 삽입의 [문제] 잘못된 클럭 네츠, 도와주세요!

[wjccentury]

모듈 (큰 아니라, 겨우 8 사슬)의 스캔 체인을 I를 삽입하는 경우. 나는 많은 검색 슬리퍼가 체인에서 누락 발견했습니다. 스캔 검사 보고서는 말한다 : 세포의 시프트 클럭 핀 CK × × _reg 불법 문이입니다 (TEST - 186) 내 시험 시간은 단 하나의 TCLK입니다.. 누락된 스캔 슬리퍼는 모두 clock_gating_cell에서 게이트 시계에 의해 클럭입니다. TCLK ------> 조합 clock_gating_cell ------ 판매> 스캔 플립 플립 Synopsys 내 스캔 구성은 "DFT compilier는 병렬 캡처주기 동안 조합 클럭 게이팅을 지원합니다"라는 : full_scan, multiplexed_flip_flop, mix_clocks, - internal_clocks 이유를 말할 수 (거짓) (진짜야) - 교체 - 해제 (TRUE), - add_lockup (FALSE)? 감사합니다!

 

[sameer_dlh25]

wjccentury 안녕, 난 잘 모르지만, 그것은 일부 신호가 연속적인 요소에서 주도는 당신 시계 fanin 콘에서 찾습니다. 어떤 영향을 미치는 시계 네트워크의 controllability합니다. 당신은 명령 check_test를 실행하고 조심스럽게 경고 및 오류 메시지를 참조해야합니다. 마누엘 같은 경우에는 여러분이 테스트 281 메시지를 받게됩니다 말합니다. 따라서 check_tets 모든 메시지를 발견하고 이러한 경고를 제거하려고합니다. 이 도움이 될 희망 : D를

 

[dft_guy]

대부분의 클럭 게이팅 셀을 완전히 통제에서 시계를 만드는 세포의 연속 요소를 무시합니다 스캔 모드 입력을 기본 I / O 장치의. 그 최대 넣었지 있습니까? 존 [URL = www.dftdigest.com] DFT 다이제스트 [/URL]