Sb.

[walkon]

sb.좀 혼합 VHDL과 Verilog 설계 코드를 보여줄 수 있을까?여기 davorin로 이동무엇 아날로그 회로 설계 ""같이 일을 할 수있는 대체???
(O를;오른쪽 섹션에서 다음 번에 게시하시기 바랍니다!

 

[khorram]

ModelSim 경우 귀하의 시스템에, 당신은 ModelSim mixedHDL 폴더에 설치 디렉토리의 예를 찾을 수있다.만약 당신이 이것을 가지고 있지 않습니다, 나를 아는 당신에게 메일을 보내 보자.

안부,
사의 KH

 

[Guest]

[No message]

 

[walkon]

답장을 보내주셔서 감사합니다,
내 ModelSim 버전 5.3 솔라리스에있다
시도 set.vhd VCOM 때, 그것을 말한다
그것 work.std_logic_util 로드할 수없습니다

 

[taotaocui]

당신이, 그리고 또 다른 엔티티 Verilog VHDL을 사용하여 하나의 모듈을 사용하여 설명합니다.그리고 최상위 레벨 중 Verilog 또는 VHDL 모두 Verilog 모듈과 VHDL을 사용하여 엔티티를 말합니다.다음이 혼합 VHDL과 Verilog 설계입니다.

 

[wenwenyiyi]

거기에 사용하는 차이가없는 별도 Verilog 및 Verilog와 VHDL,를 제외하고는 동일한 모듈에 사용됩니다