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Guest
안녕하세요, ASIC 디자인을 시뮬레이션 할 때, 내가 쉽게 RTL 시뮬레이션 및 게이트 레벨 시뮬레이션 사이를 전환하려고합니다. (ModelSim 사용) RTL 시뮬레이션을위한, 나는 일반적인 매개 변수를 지정해야합니다. 네트리스트를 시뮬레이션하는 동안 일반적인 매개 변수는 더 이상 존재하지 않습니다. 그 순간에 generics / 아웃 주석해야합니다. generics뿐 아니라 구성 요소에 지정해야대로, 문장을 생성 사용할 수 없습니다. 내가 아는 한, 'ifdef와 같은 전처 리기 명령은 verilog에서만 유효하지만 시스템 환경으로 VDHL 사용합니다. 사람이 어떻게이 작업을 수행하는 생각을 가지고 있습니까? 그것은 예를 들어, 어떻게든 바인딩되지 generics에 대한 오류 메시지를 무시 할 수 있습니까? 사전에 감사합니다!