RF 및 드라이브 증폭기와 전류 밀도

[sharkies]

난 RF 및 드라이브 앰프를 가지고 있고 그것을 위해 TSMC의 0.9nm NMOS_RF을 사용하고 있습니다. 그것은 각각의 손가락에 대한 2.5um 12 헤아리는있다. 트랜지스터는 약 2mA가 겪고있다. 내가 PDK에서 제공하는 제 트랜지스터 레이아웃을 확인, 그리고 각 손가락의 diffustion 영역 metal1 (연락처 포함) 0.14 음의 너비 것을 보여줍니다. 그것이 있기 때문에 이것이 2mA를 지도록 드레인 및 소스 노드에서 금속의 너비가 약 0.14 음 * 6 =. 84um 제공, 12 헤아리는 있습니다. 이것은 우리가으로서 엄지손가락의 규칙을 사용 1mA/um 전류 밀도 규칙의 짧은 폭포. 내가 확산 영역을 높이고 metal1 너비를 증가 있나요? 이것이 가장 적합한 솔루션이라고 생각하지만, 그것은 재작업의 엄청난 금액을 일으킬 것입니다. 재미 없어! 전 전류 밀도 문제와 이동에 무시 안 될까? 그것은 문제의 원인이 전적으로 건가요? 아니면 그냥 연구 목적 IC는에 들키지 않고 갈 수있는 신뢰성 문제에 가깝습니다. 알려줘

 

[dick_freebird]

귀하의 전류 밀도 규칙이 일부의 최대 온도, 서비스 요인과 수명 요구에 predicated입니다. 나를 위해, 그 125C, 100 %, 10 년이 흘렀다. 노래하는 크리스마스 카드 칩을 만드는 사람이 좀 덜 까다로운 수 있습니다. 이러한 짧은 손가락은 이미 전류 밀도을 위반으로, 당신은뿐만 아니라 전력 밀도와 자체 가열 좀 더 자세히 볼 수 있습니다. 당신은 Met1 너비가 제약되지 않도록 (Met2 이상 빗에 비아스)에 수직으로 전류를 고려 수 있습니다. 당신은 더 높은 수준에서 높은 채우기 요소를 가질 수 그리고 당신은 더 높은 전력 구조의 커패시턴스의 벌금 분리하지 않고 테이퍼 구조와 공간 FET는 세포를 할 수 있습니다. 당신의 위로, 두꺼운 금속 층을 사용하여 (모든 사람 비아스 '저항의 비용뿐만 아니라 기판 커패시턴스를 최소화로) 파워 앰프에 대한 좋은 생각 것입니다. 전력 밀도는 가능성이 문제임을 감안할 때, 당신은 전계 효과 트랜지스터 최소 - 최소 - 최소한의 장치를하지만 사용 (말) 2xN 소스와 드레인 영역 못하도록 선택할 수도 적어도 2 배속 금속 너비를 받고, 공유하고 있습니다. 예, 이것은 S / D 조 바닥 플레이트 영역을 추가합니다.

 

[sharkies]

감사합니다. 그건 매우 도움이되었습니다 ... 혼란 좀 해요 우리가 그것은 시장의 제품으로, 그럼 우리가 난 적은 관심을 지불할 여유가 강력한 필요하지 않은 경우 기본적으로, 호두 껍질에서 전류 밀도 규칙은 칩 신뢰성과 관련이있다 당신은 전력 밀도가 무슨 뜻인지와? 얼마나이며 전류 밀도 다릅니까? 당신의 네번째 문단에 따르면, 기본적으로 난 그냥 금속 폭 권리를 증가 확산 영역을 증가해야합니까? 나는 그것을 구현하는 당신의 세 번째 단락에서 설명한 방법은 충분하다라고 생각 .... 아니라고?

 

[dick_freebird]

전류 밀도가 장기적으로 금속 마이 그 레이션에 관한 것입니다. 전력 밀도는 채널 및 기타 dissipative 요소에 로컬 열 상승을 설정합니다. 잠재적 turnon으로 이어지는 높은 temps 몸의 저항과 BJT 베타 모두 상승 기생, 그리고 단일 트랜지스터에서는 / 열 가출 래치. 박막 소이에서는 그냥 퓨즈 수 있습니다. 포인트 "히터"에서 온도 상승을 계산 까다롭습의 종류, 그리고 유한 요소 툴없이 그들의 수집, 아마도 다루기 힘든 것입니다. 고려해야 할 또 다른 옵션은 장치가 양쪽에서 먹이로하고있다. 즉, 각 지역 S를 개발 스트 라이프 (정열 탭)의 양쪽 끝이 아래로 / 디, 병렬 스트 라이프, 그리고을 통해 최고 수준의 S를 배포하는 데 사용 (말) met2 스트랩입니다. 이것은 당신의 끝 손가락 전류 밀도를 이등분합니다 또한 debiasing 도움이됩니다.