Regardin 게시물 합성 시뮬레이션

[arunjatti]

안녕 모두,

내가 파형을 사용하여 테스트 벤치 게시물있어 후에 Verilog 파일을 합성하여 Synopsys의 자일링스를 직류를 사용하여 파일을 누른 다음 필자는 시뮬레이션,하지만 시뮬레이션 아닌 파일을 수있는 Verilog 시뮬레이션이 필요 한 도움이인가 같은 관계 절의?시뮬레이트하는 경우 Req 도구에서 사용할해야
미리 감사드립니다

 

[Guest]

[No message]

 

[pini_1]

게시물 합성 그물 목록)는 귀하의 모든 RTL 설계 (또는 무엇 적 synthesised을 대체합니다.
하고 시뮬레이트 벤더 필요한 라이브러리) .. 등을 재설 정할 필요에 따라 몇 가지 방향을 (전역 수 있습니다.

제발 자일링스에서 내 사이트의 예를을 완료 참조 :
http://bknpk.no-ip.biz/LEON/AHB_APB_leon/AHB_APB_verilogSIM.html