Prob 로직에 Microwire CPU의 인터페이스 VHDL

[bibhuti_seoul]

친구,

전 시리얼 인터페이스 CPU의 코드 Microwire 로직이 문제를 VHDL의.정보 원에서는이 입력 CCLK 반면에서 CPU가 순차적으로 이동하여 높은 가장자리의 모든 레지스터에 CCLK 제공하는 출력에서 CPU의 FPGA를, 간다 콜로라도의 모든 부정적인 가장자리에하는 CPU가.함수 동안위한 FPGA, 상태 레지스터 레지스터 상태를 업데이 트하는 경우이자 마지막 다른 경우는, 다음은 INT, CPU가 인터럽트를 생성합니다.
내 문제는 CPU가 이곳 생성, 인터럽트 출력을 보내고.
(저는 인터페이스 microwire 오전 칩 의사 pdf 파일을위한 DASL 여기에 부착)
내 VHDL 코드

입력 FPGA를 CPU의 --- -----------------

cpu_inputprocess : 프로세스 (cclk)
시작
만약 cclk = '1 '을 누른 cclk'event
만약 cs = '0 '다음
cpu_control_reg <= 원 & cpu_control_reg (7 downto 1);
종료면;
종료면;
엔드 프로세스 cpu_inputprocess;--- 인터럽트 처리 ------------------

프로세스 (mclk, rst_dasl)
시작
만약 rst_dasl = '0 '다음
int <= '1 ';
elsif mclk = '1 '을 누른 mclk'event
만약 load_status = '1 '다음
다음 dasl_status_reg면 dasl_status_update_reg = /
int <= '0 ';
다른 사람
int <= '1 ';
종료면;
다른 int <= '1 ';
종료면;
종료면;
최종 처리;
종료면;
최종 처리;
process(mclk,load_status)

------------ DAS 등록 업데이트 ----------- 프로세스
(mclk, load_status)
시작
만약 mclk = '1 '을 누른 mclk'event
만약 load_status = '1 '다음
dasl_status_update_reg <= dasl_status_reg;
다른 dasl_status_update_reg을 dasl_status_update_reg <=;
종료면;
종료면;
cpu_txprocess: process(cclk)

--------------------------------의
cpu_txprocess ---------- CPU가 출력
: 프로세스 (cclk )
시작
만약 cclk = '0 '후 cclk'event
만약 cs = '1 '다음 - load_status
cpu_status_reg_update <= dasl_status_update_reg;
elsif의 cs = '0 '다음 - cpu_read

cpu_status_reg_update (6 downto 0) <= cpu_status_reg_update (7 downto 1;

종료면;
종료면;
엔드 프로세스 cpu_txprocess;요청 : 제발 놔둬요 잘 알지는 어디에서 오전 잘못된 인터페이스 쓰기 CPU의 코드
최종 처리;

 

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