PLZ 도와주세요!! FPGA는 입력 클럭에서 시계를 시계 - 만들기

[fallingrain_83]

안녕하세요, 내가이 있지만이 모듈을 작동하지 않습니다 (CLK, ...) 입력 CLK을 시도 적은 주파수를 가지고있는 입력 클럭에서 시계를 creat하려는 모든, / /​​ Spartan3 XC3S200 등록 [0시 25분의 C9 핀에 연결 ] 카운트, 등록 clk2, allways @ (posedge CLK)를 계산 시작

 

[FvM]

당신은 항상 두 번째 블록 디자인 을 제거하면 기본적으로 2 ** 26 클럭 분배기로 작동합니다.

 

[fallingrain_83]

내가 만약에 의해 첵 clk2을해야하고이 구문 오류를 가지고 제거하면하지만 내 항상 차단에 s.th 할 필요가 : lways @ (posedge CLK)를 계산 시작

 

[FvM]

적어도 당신은 clk2을 제거 할 필요가

 

[yanzixuan]

[견적]하지만 난 경우가 첵 clk2을해야하고이 구문 오류를 가지고 제거하면 내 항상 차단에 s.th 할 필요가 : lways @ (posedge CLK)를 계산 시작