Aug 6, 2011 #1 M m_ratheesh_k Guest 안녕하세요, 하나 PLS 내 의심 A & B는 NAND 게이트의 두 입력합시다 calrify 수 있습니다. 한 당신이 출력 근처 장소 것입 A & B 두 시리즈 NMOS 입력의 지연을 최적화 나중에 신호 B.보다 NAND 게이트에 도착 신호를 말해? 왜? 고마워 MRK
안녕하세요, 하나 PLS 내 의심 A & B는 NAND 게이트의 두 입력합시다 calrify 수 있습니다. 한 당신이 출력 근처 장소 것입 A & B 두 시리즈 NMOS 입력의 지연을 최적화 나중에 신호 B.보다 NAND 게이트에 도착 신호를 말해? 왜? 고마워 MRK
Aug 6, 2011 #2 T tdminion Guest 'A'는 출력에 가까이해야합니다. B가 먼저 활성화될 경우, 사이의 노드는 A와 B는 '활성화될에서 경로'참조 (GND)에 '출력은 제 1 NMOS 트랜지스터 통해'때 너무 ''0을 배출 수 있습니다. 이것은 숙제 질문 같은데요?
'A'는 출력에 가까이해야합니다. B가 먼저 활성화될 경우, 사이의 노드는 A와 B는 '활성화될에서 경로'참조 (GND)에 '출력은 제 1 NMOS 트랜지스터 통해'때 너무 ''0을 배출 수 있습니다. 이것은 숙제 질문 같은데요?
