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jmoore180
Guest
안녕하세요. 나는 사람들이 합성을위한 VHDL 코드를 작성할 때 업계에서 어떻게 헤매고 있었나요? 난 항상 std_logic_vectors에 대한 (n 개의 downto 0) 사용 해왔다. RTL 하나 코딩 (N에게 0) 주문 키스 주문하실 키스의 예를 재정렬 cds_thru 사용하는 것을 피하기 위해 거장으로 주문 기본 일치하도록 사용해야하지만 할 때. cds_thru을 피하고에 대한 추론은 어떤 시뮬레이터 (ultra_sim)와 호환되지 않습니다 그리고 당신은 0.001 옴 저항으로 교체 손잡이. 그래서 (없음 0) 자세한 cds_thru과 산업 (n 개의 downto 0) 또는 공통 무엇입니까?