NOR 게이트 시뮬레이션 hspice

E

erman_wellem

Guest
안녕, 난 hspice를 사용하여 비교기 노어 게이트의 시뮬레이션을하고 있어요하고 출력에 입력에서 측정 tplh과 tphl 필요. 에 입력 신호가 입력 B는 0V이다, 3.3V로 0에서 펄스 파형의 스윙입니다. 이것은 직장 잘하고 확인을 보인다. 내가 tplh를 얻을 수 있으며, 문제는 상태가 (입력은 0V가 입력 B는 파동이다) 반전하면됩니다 tphl. 내가 tplh과 tphl 출력에 입력 B에서 측정 싶어요. 내가 tphl의 가치가 부정적이다어요. tplh은 (는 확인)이 긍정적입니다. 나 NOR 게이트의 t_plh과 보통 t_phl 대칭을 알 수 없습니다. tplh가 tphl보다 큽니다. 그러나 제 의견으로는, tphl는 부정적인 가치를해서는 안됩니다. 누구나 이것에 대해 아세요? 고마워
 
어떻게 그것이 "측정"입니까? 당신은 출력 파형을 본 적이 있습니까? 그렇다면, 아마도 당신이 그들을 게시할 수 있습니다. 출력은 입력하기 전에 변경할 수 없습니다! 키이스.
 
안녕 키이스, 응답에 감사드립니다. 나는 아래의 문장을 사용하여 측정합니다. 트란 0.01ns 100ns * 측정 지연을 입력에서 출력 밖으로 B에. tPHL 삼각법 브이 (B)를 발 = 1.65 상승 = 3 TARG V를 (개 중에) 발 = 1.65 가을 = 3. 법안 트란 트란 법안 tPLH 삼각법 브이 (B)를 발 = 1.65 가을 = 3 TARG 브이 (개 중에) 발 = 1.65 상승 = 3. 측정 NOR 게이트는 자사의 부하로 캐패시터가 있습니다. 트란 tPD PARAM = '(tPHL + tPLH) / 2' 또한, PMOS의 승 / 패와 NMOS가 동일한입니다. 이 승 / 패 값은 tplh과 tphl에 영향을 미칠 것 같아요. 내가 맞죠?
 
당신은 확실히 출력이 일어나고있는지를 알수가 파형을 봐 필요가 있습니다. 내가하지만, 당신의 측정 명령 구문이 뭔지 몰라 이렇게 세 경우의 시간을 찾고 다음 문제는, 당신은 네번째로 세번째에서 측정할 필요가없는 수 있습니다 가장자리 3 Hspice 사용하지 마십시오 세번째로 세번째. 트랜지스터 크기 조정은 tphl과 tplh 영향을 줄 있지만, 그것이 부정 할 수 없습니다. 키이스
 
tphl는 음수가 될 수 없어! 당신의 그래픽 출력 화면과 레이아웃을 게시하시기 바랍니다.
 
안녕하세요, 그것은 레이아웃, 단지 간단한 양념 파일에서되지 않습니다. 여기에 http://images.elektroda.net/7_1271506826_thumb.jpg [이 그림] [가 / 그림] [/ URL을가] 빨간입니다 출력은 [http://images.elektroda.net/7_1271506826.jpg = URL을] 파형입니다 입력 B는 다른 출력합니다. 이 측정에서 볼 수 있듯이 출력 파형에있는 X 값 입력 파형에 엑스 값보다 작습니다. y의 값은 1.65 (VDD / 2) 넓이와 PMOS와 NMOS의 길이가 동일합니다. 내가 1um NMOS 패에게 동일하게 유지하면서의 너비보다 큰 것으로 PMOS의 너비를 변경하려. 이제 tplh 양성입니다. 그래서, 내 임시 결론은 : 우리는 같은 승 / L이지와 PMOS와 NMOS를 사용하여 NOR 게이트를 설계 수 없습니다 PMOS가 큰 폭이 있어야합니다. 그게 맞습니까? 도와 줘서 고마워
 
내가 보는 한 가지 문제가 귀하의 입력 경사는 매우 느린입니다. 게이트 입력 중반 레일에 도달 오래 전에, VSS는 위의 Vth로 전환하기 시작 수 있습니다. 입력에 대한 빠른 상승 / 하강 시간보십시오. 키이스.
 
안녕 키이스, 지금은 작동합니다. 도와 줘서 고마워
 
안녕하세요, 난 통해 UR 측정 명령이 잘못된 값을 읽어이므로 통해 UR 진행자에 대한 정보 tpphl + 또는 부정, 이건 ahppening는 제안을 일부있다. 그래서 befor이 뭐야 측정 그냥 즉 상승 1.2.3 측정하고 1 가을 갈 통해 UR 때 체크 commnd 써주세요. 2 3. 다음 / 패 그것이 작동 우려 동일한 승의 시뮬레이션으로 공장 자동화 시스템으로 측정하는 결정
 
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