NC - verilog 시뮬레이션 알테라 IP 리포트 에러를 사용하여

[well]

나는 알테라의 IP (DDR2 컨트롤러가 생성 quartus9.0를 사용)을 시뮬레이션하기 위해 NC - Verilog5.1를 사용하지만, encouter 에러 : ncvlog : * E, UMGENE (altera_mf.v, 23972 | 5) : 'endgenerate'가 예상됩니다 [12.1.3 (IE EE 2001)]. 제가 altear_mf.v의 파일에서 에러를 찾고 사용하는 파일이 생성. 다음과 같은 : (깊이 <3) @이 (posedge CLK 또는 negedge reset_n) 시작 항상 시작하면 생성 (reset_n는 == 0) 적은 분량의 나머지 경우