n 채널 MOSFET을 해제합니다 완벽하지

[cberry]

나) 장치 해제를 시도하는 구현하는 간단한 땅에 FPGA를 제어 풀다운 메뉴를 아래로 당겨 신호 15V/10KΩ (장치를 제어할 다른거야.그러나, 나는)지면 oscillations 0.5mA를지고있어 1.5mA 및 누설 전류를 통해 내 MOSFET의도 (같이 게이트와 소스가 연결되어 있습니다.데이터 시트에 명시된 최대 50V입니다 고장 전압 0.5uA.
http://www.diodes.com/datasheets/ds30206.pdf

전 모델의 몇 가지를 보니까 fets을 resoldered 약 15 새.난 각각 20V 및했습니다는 5V에 노력 또한 퍼팅 Zeners을 위해 전압을 제한하는 게이트 및 소스.때 손상을 방지하기 납땜 온도 난 적이 있었 매우 빠른 접촉을 (0.5s 및 또는 시도) 이하에로 연결됩니다.내가 먼저 oscillations는 거 봤어 그 일을 때로는 MOSFET의 것입니다 잠시 후 누설.

무엇을 통해 누출 수있는 전류를 허용 / 일으키는가?

감사합니다,
CB를
미안하지만, 당신은 첨부 파일이 필요합니다 보려면 로그인을에

 

[srizbf]

핀입니다 마치 M1을 피 / 제어 게이트에 의해 FPGA를하려고?

그리고 당신은 외부 장치로의 유출에서 M1을 피를 받아 오 /?
그래서 당신이 at0v 또는 원하는 o를 15V에있다 / 피합니다.

srizbf
20thmay2010

 

[cberry]

M1을 게이트 FPGA를 출력과 3.3V CMOS를 접지 않을 수에 의해 제어되고 실제 버전, 그것은 것입니다.내가 문제를 가지고있는 누설 내 게이트를 접지에 현재 버전에 대한 노력과 이해합니다.

10K pullup, 외부 장치 입력 (연결된 MOSFET의 배출, 15V 원본) 장치하는 외부 모두에서.

그래, 오 / P가 FPGA를에서 사이의 필요에 따라 전환할과 3.3V에서 15V 기반 0 토글 링의 0.

감사합니다,
CB를

 

[srizbf]

제발 당신은 어쩌면 O를 확인해의 FPGA를 피를 / 별도 핀
아무것도에 연결하지 않고, 즉 ()
및 주파수 볼 수 있는지 여부와 전압 예상가에 따라.

FPGA를 우려의 / 피 핀 구성 O를 뭐죠?

) 이후 프로그램할 수 있습니다 당신은 설정 (FPGA를 가진 품종을 자사의 오 / 피의.

srizbf
20thmay2010

 

[cberry]

FPGA를 테스트입니다 해요 회로 난 루프에서 밖으로있다.방금 게이트와 접지 MOSFET의 소스의 저기에 oscillations이 아직 ~의 누설 전류 1mA.

이것은 내부는 아무와과 3.3V의 CMOS 드라이버로 정상적으로 구성된옵니다.

 

[dick_freebird]

가상화 기술과 함께 매우 낮은 거기 subthreshold 위치에있어 당신은 기회가
0 Vds - 전도 있긴 하지만요.그 모든 수단 어느 게이트에서 소음을
증폭됩니다.5있을 당신의 정착물 L과 C가 밀러있다
탱크.

선배는 등 저항 드레인 시도 죽이고 Q를 가진 페라이트 구슬,

 

[Guest]

[No message]

 

[fvm]

자네가 제시 BSS123 배선도하지만 데이터 시트에 링크된 BSS138의.5 월 그것은 입력되어있을 경우, 당신은 고갈에 실제로 조립
MOSFET의, BSS126 예?마킹나요 당신은 매우?