modelsim & testbench은 Tcl

[rosaldorosa]

내가 죄를을 생성하는 testbench를 만들려고 해요 (x)를 실제 가치는 다음 std_logic_vector로 변환 후) CLK 입력 (에 VHDL의 전송에 간격
코드를 검사가 누구 아시는 얼마나 영향력은 Tcl 스크립트는.
나는 웹 어딘가에서 발견 할 파일입니다.vcom - novopt .. / VHDL / traffic.vhd .. / VHDL / queue.vhd .. / VHDL / tb_traffic.vhd
소스 intersection.tcl
draw_intersection
set_light_state 녹색. traffic.i.ns_light
set_light_state 녹색. traffic.i.ew_light
vmap 작업 작업
vsim - novopt tb_traffic
소스 lights.tcl
...........

맘에 들어요, 유사한 sth 같이 할 것이다
vcom ....
소스 sinx.tcl
vsim ...
send_sin_STD_LOGIC_VECTOR_value_to_VHDL_input

 

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