ModelSim로 컴파일된 netilst 시뮬레이션

[gaom9]

안녕,
내가 합성 후 ()를 사용하여 컴파일 Netlist 시뮬레이션할 ModelSim에 대한 질문이 만났다.
합성을위한 설계는 직류를 사용한 후 (단 DFT 또는 다른 절차없이), 출력은 워싱턴에서 Verilog Netlist 추가, 표준 셀 라이브러리 (tsmc18.v)과 testbench 디자인 기능을 유지할 수있는 경우 확인을 ModelSim을 컴파일 합성,
이후 있지만 실패하면, 출력의 대부분을 "는 XXXXX".
은 RTL과 합성하는 경우에는 이에 상응하는 후 Netlist, 그리고 그것이 성공하면, 두 상응하는 수표로의 FM을 사용합니다.의 DC 어떤 원피스를보고 (개최 수정) 및 오류
왜?내가 뭐 할 때주의를 기울여야한다, 제발이 Netlist 시뮬레이션할 수 있나요?

어느 날 어떤 조언, 제발 알려 주실 수 있습니까?

감사합니다!
안부 인사!

 

[Guest]

[No message]

 

[shanmugaveld]

리셋 신호의 값을 확인합니다.
유있는 메모리 구성 요소를 초기화해야하는 경우 ....
" '트리플 엑스'의 기원을 찾아".
그것은 결핵에 또한 시뮬레이션 타이밍 동안 아버지 .. 진짜 지연 반영 늘 행동으로 인해 발생할 수있습니다 bcoz
그래서 CLK 결핵에서 .. 연기하다

최고 감사합니다,
Shanmugavel

 

[gaom9]

안녕하세요, shanmugaveld
내가 시뮬레이션에 대한 표준 셀 지연을 추가하지 않았다.난 그냥 ModelSim에 컴파일된 Netlist, 기술 라이브러리 파일 Verilog과 testbench 덧붙였다.
그렇게되면 같은 시뮬레이션, 나는 자위대를 추가한다 (직류)에서 생성되는 결과를 얻을 권리를 ModelSim에?
, 롬 the 초기화 Artison 도구에서 생성된 파일을 초기화되었습니다 많은 램 및 ROM을 내 디자인에, 그리고 램의 시뮬레이션에 추가되었습니다 시뮬레이션 파일입니다.
당신이
"그 CLK 결핵에", 그것은 결핵 CLK에 일부 지연을 추가할 뜻을 밝혔다 지연?아니면 CLK의 주파수를 변경하려면?

감사합니다!
안부 인사!

 

[WzWzWz]

당신은 어디에서 온 루트 X를 찾을 필요가있다.이 있고 그것을 해결하기 위해 구체적인 솔루션.
어쩌면 CLK, 어쩌면 xfilter,
등등

 

[gaom9]

, WzWzWz 감사합니다.
당신은
내가 컴파일된 시뮬레이션 또는 게시에 '트리플 엑스'를 해결하기 위해 변경해야 testbench - 시뮬레이션, 그 권리가있는 것일까요?
같은 디자인의 기능을 보장 난 컴파일 시뮬레이션은 RTL과 같은 testbench 추가해야하고, 전에 같은 결과가 나왔어요, 그렇게 생각 해요.

감사합니다!
안부 인사!

 

[shanmugaveld]

WzWzWz로하여, 거기에 여러 가지 이유로 먼저 "의 근본
원인을 찾을 필요가있다 '트리플 엑스' '...

시계 때문에 유가 없다면 .. 클럭 주파수를 변경해야 할 필요가 지연

 

[gaom9]

안녕,
나는 "엑스", 회 클럭 고정 지연, 리셋 신호 변화가 많은 방법을 시도하지만, "엑스는"아직 거기있다.그리고 클럭 주파수를 변경할 때,의 기원 "엑스"가 변경됩니다.과 낮은 주파수를 할 때, "엑스"것이다 늦었어.주파수 = 100M, "엑스"재설정 후 24 클럭에 온다.주파수 =은 50m, "엑스"재설정 후 시계에 대해 4500.합성 주파수 100MHz이며 거기에는 느슨하게이며,이
시계는 시간, 결과 오른쪽있다.
어떻게 고칠 수 있을까?

감사합니다!
안부 인사!