내가 한 프로젝트에 VHDL 프로젝트의 두 그룹을 결합하려고, 모든 개별 프로젝트 compliled 및 시뮬레이션 OK 수 있지만 통합 프로젝트가 제대로 시뮬레이션 수없는, 그것은 확인을 컴파 일할 수 있습니다. 두 프로젝트가 더 일반적인 신호가 없다, 그들은 모두 독립적이야. 도와주세요 PLS!
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