-"LVDS 및 PLL을

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AVT

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내 말은, 많은 기업들이 deseializer PLL을 때 그대 n이 구현 - 비트 - 와이드 LVDS 하나의 여분의 클럭 라인 databus 보았다.왜 그들은 직접 입력 버퍼에서 시계를 사용합니까?나는 제한되어야 PLL은 지터 방금 추가 도입 예정 deifferent 입력 버퍼 사이의 왜곡 diferences 의미합니다 그렇지?

 
U 그냥 PLL은 클럭 네트워크의 구축에 대한 몇 가지 교육을해야합니다.검색의 IEEE 및 귀하의 질문에 더욱 깊이 예제와 함께 답변입니다.

[인용 = "AVT"] 제가 예전에 봤던 그 많은 기업들이 deseializer PLL을 때 그대 n이 구현 - 비트 - 와이드 LVDS 하나의 여분의 클럭 라인 databus.왜 그들은 직접 입력 버퍼에서 시계를 사용합니까?나는 제한되어야 PLL은 지터 방금 추가 도입 하겠 군, 안 그래? [/ 견적 deifferent 입력 버퍼 사이의 왜곡 diferences 건]

 
이봐, 사람으로부터는 어디에서 구현하는 DLLL에 대한 VHDL 코드를 얻을 수 없다는 걸 알 수 있나요?
I am in great need of it 어떻게 그것을 시작할 수있습니다 Any1 날 도와 U 내 프로젝트의 일환으로 생각하고 그것을 난 어때요?

안부
Sonal

 
안녕,
만약 입력 클럭 데이터 비트 속도와 그들 사이의 차이를 왜곡과 동일한 주파수가 충분히 작습니다.당신이 직접 데이터를 래치 클럭을 사용할 수있습니다.그러나 일부 응용 프로그램에서 입력 클럭 주파수로 많은 데이터 비트 속도보다 낮은, 당신이 들어오는 데이터를 래치 클럭 주파수 실제 비트 레이트를 생성하는 PLL을 필요 것입니다.때로는 다중 위상 PLL은 디시 리얼 라이저에 대한 오버 샘플링 기법을 적용하는 데 사용됩니다.
당신 말이 맞아요.PLL은 지터를 유발 추가됩니다.그래서 SPCE 유입 대개 데이터에 대한 지터 규격을 정의합니다.그렇게 보낸 사람, 당신의 PLL 및 디시 리얼 라이저의 지터 사양을 알 수있습니다.

홉 도움이

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지미, 감사합니다!

그럼 당신도 그 때 함께 LVDS 버스가 saay 것 -이 말 622 Mbits에서 4으로 8 비트 폭 databus 보자 / s와 90도 위상 데이터 (모든 송신기 설정이 바뀌었을 향해 한 addintional LVDS CLK 쪽) 다음의 PLL에 대한 모든 술 시간의 낭비 - 만약 CLK 단계가 아니므로 DLL을 LVDS ckl에 receier 측면에 inputcould 90 정도의 위상을 확인 될 실행 송신기 측면에 옮겨 시계를 옮겨 데이터 입력 래치에 대한 ...

 
대략, 그래, 말하기!

하지만 당신의 불균형 효과 databus 및 클럭 신호 텍사스 또는 PCB의 추적으로 인해 사이의 왜곡을 고려했다.

 
사실 LVDS, 데이터 속도 클럭 속도 7X, 그래서 우리 PLL을 사용해야합니다 같다

7 데이터를 샘플 클럭을 생성하기위한 입력 클록을 곱하면됩니다.

안부 인사AVT 썼습니다 :

내 말은, 많은 기업들이 deseializer PLL을 때 그대 n이 구현 - 비트 - 와이드 LVDS 하나의 여분의 클럭 라인 databus 보았다.
왜 그들은 직접 입력 버퍼에서 시계를 사용합니까?
나는 제한되어야 PLL은 지터 방금 추가 도입 예정 deifferent 입력 버퍼 사이의 왜곡 diferences 의미합니다 그렇지?
 
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