LOC의 속성

[Vonn]

안녕 모두,
스피 어 내 그물로 VHDL에서 FPGA 핀과 할당하려고
스피 어 명령을
사용하여 속성을 LOC
그냥 같은 :

속성 위치 : 문자열;
LOC 시계의 특성 : 신호 "p91있다";

괜찮 아요과 작동하지만 스피 어 대한 핀을 할당하려고 할 때
std_logic_vector 여기에 문제가있습니다

예를 난 -위한 경우 - 내 엔터티에 정의된
데이터 : INOUT std_logic_vector (15 downto 0);
내 데이터 버스를 타기 위해 핀 위치 지정에 대한 속성을 사용하려
사용 :
속성 위치 : 문자열;
LOC 데이터 (0) : 신호의 "p133"속성;
LOC 데이터 (1) : 신호의 "p137"속성;
.
.
그것은 작동하지 않습니다와 컴파일러 오류주는 날
내 생각에 그 bit_vector의 형태에 오류
난 <0> 대신 데이터 (0) 데이터를 기록하기 위해 노력하지만 그것도 작동하지 않았다

수있는 시체가 도움

 

[Guest]

[No message]

 

[maestor]

그냥 궁금해서

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="롤링 아이즈" border="0" />왜 당신은 RTL에서 LOC 핀을할까요?

나는 당신 (예)와 대신에 두 개의 라인을 사용하여 사용 할 수 UCF knoe 추측

속성 위치 : 문자열;
LOC 시계의 특성 : 신호 "p91있다";

하나를 사용

NET에서 "시계"LOC = "P91";

그리고 만약 당신이 다른 보드에서 귀하의 디자인을
다시 사용하려는 / seriouslly면 우리 건물의 시간 3-4시간 ... UCF 사용에 대해 얘기하고있을 수있을 정도입니다 다시, 당신은 RTL resynthesize를 수정하고 다시 작성, 프로젝트 단지
그것을 재건, 합성 Netlist를 다시 만들 필요가없습니다.

내가 도움, 희망
- maestor

 

[Vonn]

당신은 완전히 오른쪽하지만 난 겨우 읽을 수 있도록이 코드를 원하는 그냥 키트와 함께 시작하는 사용자를 확인하는 방법 .. 스피 어 an 개발 보드와 나는이 보드를 설계하려는 일부 샘플 코드를 첨부해
그게 다예요