libero에서 PRO ASIC의 VHDL 코딩

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rob007

Guest
내가 따라 있습니다. 문제의이 (2 0 downto) std_logic_vector있다 발생, S3는 std_logic_vector (0 downto 1)이며 Y = 아웃 std_logic_vector (0 downto 15), @ E : CD648 : 32.vhd (667) | 표정 유형을 일치하지 않는 std_ulogic @ END 제가 최대한 빨리 U1로 해결책을 알려주시기 바랍니다이 두 선택 라인 S3와 S를 사용하여 32 채널을 액세스하는 MUX를 사용하고 있지만 문제는 위에 말씀 : mux8 포트를 미리 감사드립니다
 
코드를 게시하시기 바랍니다 - 당신이 게시하는 것은 매우 명확하지 않습니다.
 
내가 즉시 감사에게 알려주시기 바랍니다 코드를 첨부
 
매개 변수의 수가 일치하지 않습니다. mux8의 구성 요소 선언에 따르면, 16 더 비트는 비트 벡터 전에 예상된다. 자네가 뭘하는 건지 전혀 모르겠.
 
난 당신을 감사가 32 채널에 대해 제대로 작동하지만,하지 16 채널에 대한 범행을 저지를
 
[견적] 제가 잘 작동하지만, 32 채널 [/ 견적]에 대한 미안, 난 무슨 뜻인지 이해가 안 16 채널을 다하고 있습니다. 내가 말했듯이, 이전에 게시된 코드는 구문 오류를 보유하고 컴파일 수 없습니다. 당신의 첫 번째 게시물이 코드와 관련된 것을, 이해. 왜 지금은 다른 코드를 게시?
 
나는 이전 게시물 코드가 난 게시물을 나중에 16 채널을위​​한 32 채널 및 코드이며 내가 너무 오류 표현식이 유형 std_ulogic 말은 일치하지 않습니다 뭐죠 선택 라인을 증가 미세 작동하는지 말하고 싶습니다
 
작동하지 않는 코드를 게시하시기 바랍니다.
 
당신 Mux8 구성 요소 32 입력을 가지고 있지만, 단지 16에 연결합니다. 따라서 그것은 i17에 S3를 매핑하려고.
 
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