Kvco 선택 및 PLL의 전력 소음 문제

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안녕 얘들 아, 난 PLL 설계에 대한 두 가지 질문을 가지고, 당신은 내게 의견을 해주시겠습니까? 나는 50MHz에서 200MHz까지 범위와 낮은 지터 클럭을 할 1.PLL 지터에 문제가있을 수 있습니다. 이 선택이 있습니다 : a)는 VCO 소음이 Kvco에 비례하기 때문에 VCO 이러한 멀티 FV 곡선과 같은 기술의 종류에 의해 (= Kvco = DF / DV를 얻을) 작은 이득을 보자. B) (50MHz에서 200MHz까지) 대상 주파수 범위를 얻을 분배기 별-2를 사용하여 다음 VCO 더블 주파수 (100MHz에서 400MHz까지)에서 진동하게합니다. 장점은 다음과 같습니다 : 높은 주파수는 작은 절대 지터가 (가정의 비율 = 지터 / 기간은 거의 낮고 높은 주파수에서 동일), 후 신호 사업부-2 사업부-2가 더 소음을 introdule하지 않는 경우 작은 지터 있습니다. 단점은 VCO가 큰 Kvco에게이 방법을 가지고 있습니다. 나는 어떤 방법이 경우에 좋다 확실하지 오전? 많은 기술이 그러한 경비 링으로 사용 된 경우에도 같은 CPU 나 GPU와 같은 매우 큰 SOC 시스템으로 2.Power 소음 문제는 디지털 부품 메커니즘의 종류에 의해 아날로그 부분으로 노이즈를 소개합니다. 내 질문은 : 지배적 인 소음 소스, 디지털 부품에서 소음이나 아날로그 부품 모스 자체 아날로그 모스의 잡음 (열 잡음과 영화 잡음) 자체와 비교? 정말 감사합니다.

 

[selina_wch]

두 번째 문제에 대한 답글 : 전원 노이즈는 특히 SOC 시스템에서 가장 inportant 소음 sourse입니다. 전원 노이즈가 최대한 격리 된 후, 아날로그 모스의 소음 간주됩니다. 첫 번째 문제로서, 나는 두 가지 방법이 매우 다른 성능으로 이어질 생각하지 않아요. 토론 오신 것을 환영합니다.