inout과 Verilog 관련 문제

[dexter_ex_2ks]

안녕하세요,이 Verilog에 문제가 있어요. 나는의 testbench를 수행해야합니다 비동기가 쓰기 RAM을 읽고 . 파일에 있습니다 그것은 튜토리얼입니다. 음 제 문제는 다음과 같습니다 bit_vector 자료 는 inout , 나의 질문은 testbench 어떻게 내가 (데이터를 선언합니까에 제가 [​​B] 등록 [DATA_WIDTH-1 선언할 경우 : 0 ] 자료 [/B], 나는 시뮬레이션에서 데이터를 읽기 / 쓰기 수 없다) 나는 그것이 양방향인지,하지만 난 그것을 testbench를 선언하는 방법을 모르겠어요. 나는 우리에게 = 1, CS = 1로 설정 작성을 위해, 우리는 = 0, OE = 1, CS = 1, 그리고 주소와 데이터를 (그리고 시계 시한입니다) 변경했지만 데이터는 변경되지 않습니다. 내가 당신을 귀찮게하지 않을 경우 자, (나 양방향 포트가 작동하는 방법도 ideea이 없다), testbench 도와 주면 되잖. 정말 감사하고 좋은 하루 보내세요. : D

 

[rberek]

당신은 testbench에서 tristate 버스를 원한다면, 다른 레지스터에 의해 주도, tristate으로 RAM의 inout 포트에 연결되는 신호를 선언합니다. DATA_WIDTH 16입니다 가정합니다. 따라서 [코드] 등록 [15시] data_drvr; 트라이 [15시] 데이터 = data_drvr; [/ 코드] 자, 당신이 숫양의 inout 포트에 데이터를 연결했습니다 가정, 당신은에 의해 구동 수있는 신호가 RAM이나 data_drvr 중. 당신이 RAM에 데이터를 운전하고자하면 data_drvr (예 data_drvr은 = 16'hcaca)에 데이터를 넣고, 그 데이터 버스가 tristated되도록 동시에 귀하의 testbench는 (즉, 쓰기 모드) RAM 모델을 설정해야합니다 . 램 드라이브 데이터를하려면 읽기 모드에서 RAM을 넣어 testbench를 사용해야하고, 동시에 data_drvr가 tristated되도록, data_drvr = 16'hzzzz을 할당합니다. RB