GDSII> combinational 회로 설계 : 위해 RTL

[joijac]

친애하는 모든,

형식은 어떻게 할 수 sdc의 설계에 combinational 제약 내가 제공합니다.명령 및 기본적인 제약에 대한 조합 설계 RC의 모든 wt?

친절하게 도움을
Thankx 사전에

 

[Goldeneagle]

난 .. 출력과 입력을 할 수있어 u를 넣어 팔딱 거려을에
그리고 .. 제약 시계를 그들이 사용하는 가상

 

[salma]

논리 조합에 대한 constraining, 당신은 시계와 지연을 할 필요가 없습니다 입력 및 출력에 연결 .... 그것은 시계와 블록을 필요 링크의 반대로 항상 당신이 논리, 순차의 constraining

 

[Guest]

[No message]

 

[xchuang19]

또는 시계를 virtural 만들 여부를 지연 분 및 인터페이스되지 않습니다 결정하여 시스템 및 지연 최대 요구 사항, u 것 같아에 대해.

 

[joijac]

repliess ...에 대한 모든 thankx내가 할 수, encoder.how는 adders는 배율)는 7400,7432 (게이트 같은 것이 분명 ABT을 기본 combinational 같은 회로를. 가상 클럭없이 그 디자인에 대한 gds2 파일을??

사전에 thankz!