(FSM)의 2009년 7월 1일 11:38 Sythesis

[tariq786]

내가 설계를위한 FSM 및 데이터 경로를 합성했다.언제 제가 포스트 게이트 수준 합성 Verilog 시뮬레이션 실행, 난 XXXXXXXXX.

나는 그 이유를 추적하는 이유가 하나의 클럭주기의 경우 외부 입력 "을 조건으로 다른 모듈 ()에서 변경되지 않습니다 FSM 상태 중 하나가, 나"를 사용하고있다.예를
들어

State_Si :
시작
만약 (완수) / / 안그러 (외부의 신호)가 10 클럭 사이클이 진정한
next_state = State_Sj;
그 밖의
next_state = State_Si;
끝그래서 난생 처음에 도달하면 State_Si 짓을도 사실도 거짓이다.그것은 미지 수다.10 클럭 사이클
후 1되고이 10 클럭 사이클 때문에, 그것은 국가 State_Si에 남아있습니다.

이건 절대적으로
사전 행동적 합성 (황금의 벌금) 시뮬레이션 작동하지만 합성 후 작동하지 않습니다.

이 문제를 해결하기 위해 모든 아이디어를 어떻게?

모든 링크 또는 자습서 정말 감사합니다.

내가 분명히 희망이있다.더 설명이 필요하면 알려줘.

감사합니다.

 

[haneet]

난 니가 어디 당초 다음 과정을 시작 0에 모든 출력을 재설정 수있는 재설정 상태를 소개하는 것이 좋습니다.이 방법은 유 피할 수있는 x와 합성에 어떤 문제가되지 않습니다

haneet

 

[tariq786]

난 항상 블록 다른 일을 할 수있다.그건

항상 (posedge CLK)
@(재설정)
current_state <= 0;
그 밖의
current_state <= next_state;

당신이 무슨 뜻인가요?
여러분의 모든 출력을 리셋 무엇을 의미합니까?당신은 위의 예제와 같은 상태이나 플립 퍼에 대한 얘기를 하는거야 뭐?

기억 값이 다음 주 혹은 안 될 결정 외부 입력을 제어하는 방법에 대한 이야기입니다.

 

[haneet]

이 때 유 ur 재설정을 의미 state_sj
= 0; 함께 언급한 다른 조건은 유

(posedge CLK 또는 posedge
첫) 항상 @
하는 중이다
(첫)
시작
state_sj <= 0;
state_si <= 0;
현재 _state <=....
끝내가 무슨 말을해야할지 tryiong 잡았어 희망을 ...

haneet

 

[tariq786]

다음에 다시 통화하자 나를 확인했다.

다시 한 번 감사드립니다올린날짜 5 시간 28 분 후 :아니 그것이 작동하지 않습니다.당신이 말한대로, 즉 미국 내 FSM 모듈에 지역 매개 변수와 그들을 0으로 뭉치는 표현할 수없습니다

localparam [5시] / / 하나의 뜨거운 인코딩
S0_INIT = 6'b000001,
S1_FETCH = 6'b000010,
S2_AES = 6'b000100,
S3_CALC = 6'b001000,
S4_WB = 6'b010000,
S5_DONE = 6'b100000;

 

[pmat]

타리크 안녕하세요,
분명히 다른 논리 완료 신호를 운전하고있다.
당신이 첫 번째 기간 = 0 놓으신이 논리를 초기화할 수있습니다
10주기.이 FSM의 문제가 아니며 다른 논리로
항상 입력은 X로주고있다 ...

Pavlos

 

[haneet]

타리크 유 완전한 코드를 게시할 수있는 ...난 내 엔드를 FRM 및 CLD wht 확인해보고 문제가 될 것 같네요 ..

haneet