S
salma ali bakr
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내 FPGA 설계 추억 배율을 원하면 .. 안녕 모두, "핵심 생성기"를 추가 할 수있는 유일한 방법입니다?? 감사합니다, 살마
M
mmoctar
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당신은 이세에 템플릿 언어를 시도 할 수 있습니다. 그것은를 사용하는 것은 매우 간단합니다.
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echo47
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좋은 FPGA의 신디사이저는 HDL * 곱 연산자를 지원하고, 그들은 당신이 레지스터의 배열로 HDL의 RAM을 정의 보자. 당신은 특정 방식으로 HDL을 작성해야 할 수도 있습니다, 그래서 조언을 사용자 설명서를 참조하십시오. 당신은 자일링스 ISE를 사용하는 경우 예를 들어, 다음 XST 사용자 안내서 장 "기술을 코딩 HDL"를 참조하십시오.
A
abhikohli
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나는 에코에 동의 같은이 RAM에가는 추가. u've이 가이드 라인 신쓰 코딩에 따라 UR HDL을 작성하십시오. 도구는 쉽게 FPGA의 임베디드 RAM 블록을 추론합니다. 오히려, 신쓰 도구는 매우 지금 성숙한 아주 쉽게 도구 공급 업체가하지 말라고 한 방법으로 u've 작성 HDL하지 않는 한 추론 RAM / 배율은 너무 .. 또한, u는 쉽게 (자일링스 / XST를 사용하는 경우, 인스턴스 템프 리트에 대한 lib.pdf을 참조) 합성 라이브러리에서 이러한 요소를 인스턴스화 할 수 있습니다
S
salma ali bakr
Guest
감사의 사람들은, 그래서 
오른쪽 "합성"HDL 코드 또는 온 - 칩 메모리를 (직접 또는 코어 생성기 별) 인스턴스화하거나 오프 칩 메모리 (물론 완전히 다른 이야기입니다)로 직접 중입니다
오른쪽 "합성"HDL 코드 또는 온 - 칩 메모리를 (직접 또는 코어 생성기 별) 인스턴스화하거나 오프 칩 메모리 (물론 완전히 다른 이야기입니다)로 직접 중입니다
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abhikohli
Guest
네, 올바른 이잖아. 그리고 언어 사원을 (I가 편집 메뉴에서 생각)을 사용할 수 있습니다 당신은 자일링스 ISE를 사용하는 경우 위의 바르게 mmoctar 거기에 브람 및 다양한 자일링스 장치에 대한 배율을 infering에 맞는 코드 걸 얻을 u'll. (ISE는 곱셈에 대한 특별한 치료가 필요하지 않지만 가능한 경우 * 연산자는 배율을 유추 않습니다.)