FPGA 및 Verilog에서"도움말

[reyge]

무엇 Verilog 코딩 고려 때의 FPGA 보드의 외부지고 신호?

나는 (실제로는 또 다른의 FPGA 보드)에서 오실 그 입력 신호 중 하나의 FPGA 내부 또는 외부되면 코드를 구현입니다.그래서 사용자가 내부 또는 외부 입력을 선택할 수있습니다.그러나, 외부 입력을 선택한 경우, 출력이 달라집니다 ...내가 외부 연결을 확인 가정 ...내가 입력 및 난 내가 완전히 동기 설계 것 같아요 .. 버퍼에 넣어 가지고내가 또 뭘 가능성이 사라질 수 있을까?

고마워!

 

[Guest]

[No message]

 

[avimit]

안녕,
내가 무슨 주파수 당신을 위해 노력하고있습니다 궁금해.외부 세계로부터 경로 타이밍 요구 사항을 충족인가?기회는 당신의 디자인에 도달하는 시간을 많이 소모 외부 siganal, 그리고 당신은 그것을 사용할 것이라고 가정하는 클럭 사이클에서 사용되지 않을 수있습니다.
당신은 '당신의 디자인을 동기화라고 생각합니다.하지만 어떤 경우 동기화되지 않습니다.기회가 있으면 외부 siganl 동기화의 시계와 함께하면 예기치 않은 결과를 얻을 수있습니다.
Kr,
아비
http://www.vlsiip.com

 

[reyge]

외부 세계로부터 경로를 6 인치 주위에 IDE 케이블만이 나의 주인이 시계는 최고 50MHz는 ...내가 IDE 케이블 오류없이 바로이 주파수를 처리할 수있는 것 같은데요?