FPGA와 USB 호스트

[tesla101]

안녕,난 싸이 프레스의 FPGA와 USB 호스트 SL811HS 운전을해야합니다.
내 FPGA로 자일링스 Spartan3, 100 게이트와 XESS 개발 키트이다.

아시다시피, 싸이 프레스의 제어를위한
8 비트 데이터 버스와
6 핀이 필요합니다.

난 상태 머신 VHDL로 작성된 모든 물건 syntethize이 통제하기로했다.

버스 안에는 FPGA를 매우 잘하지만 미국 드라이브는 싸이 프레스 잘 응답하지 않습니다.
the 싸이 프레스의 첫 번째 부분은 256 바이트의 RAM입니다.내가 비동기 느린 클럭으로 쓰기 (1Hz 위해서는 진화를 볼 수있습니다)하지만 그것은 매우 잘 응답하지 않습니다.나는 그것을 매일과 너무 .... 잘못된 비트 바이트에 무작위로 제에 대한 답변을 작성하신
2월 3일 독서를 통해누구도 생각하고있다?누구나 이미 사이 프러스와 보드를 개발?감사합니다

 

[news]

Mark Zuckerberg rozmawiał z Barackiem Obamą o inwigilacji w Internecie. W podobnym czasie Edward Snowden mówił uczestnikom festiwalu SXSW o konieczności szyfrowania sieciowej aktywności. Czy wolny Internet to przeszłość? O potrzebie ochrony danych i sposobach zachowania prywatności opowiada Paweł Wujcikowski, ekspert ds. bezpieczeństwa Spy Shop.

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[farhada]

귀하의 질문에
이렇게 대답 그것은 거의 불가능하다 네가 무슨 짓을하고 있는지 모르고있는 일반적인 경우, 귀하의 클럭 주파수, 타이밍 다이어그램 또는는 FPGA 및 USB 칩 사이의 인터페이스에 대한 모든 유형의 정보.

만약 당신이 사이 프러스 장치에 대한 데이터 시트에서 24 페이지에 보면, 당신은 몇 가지 중요한 신호에 대한 최소 requirments있다.첫 번째는 당신의 WR 액세스의 길이있다, 적어도 65nS해야 CS는 이후 두 번째 문제는 데이터의 개최 시간이다, 당신은 A0 신호 활동을 지켜 야할 최소한 10 및 데이터 버스를 NS는 적어도 5.또한, 각 고객의 행동 사이 85nS의 최소이어야합니다.

만약 당신의 타이밍이 좋아, 그럼 당신이 보내고있는 데이터에 대해 조사해야한다,하지만 귀하의 타이밍을보고,
만약 당신이 신호 (대기중 - 4를 한 번에)에 연결하고 있는지 확인 좋은 osciloscope가 귀하의 액세스 the dvicce에 대한 타이밍 requirments을 위반하지 않습니다.

우리의 진행 상황에 대한 정보를 보관, 난 내 프로젝트 중 하나는 물론 싸이 프레스의 장치를 사용할 계획이었다.

안부 인사,
/ 여보추가 1 시간 40 분 후 :난 여기서 물어 보는 걸 깜박 딱 한 문제는,이 칩은 신호를위한 최소 requirments있다면 당신은 아십니까?안 많은 칩을 1s처럼 매우 느린 신호를 처리할 수있는,
더 높은 금리는 1MHz에 대해 뭔가에 액세스를 시도하고 그것에 osciloscope와 봐, 만약 당신이 하나있다.

BR,
/ 여보

 

[tesla101]

안녕 Farhada 및 모든 USB 개발자,

여러분의 많은 관심과 신속한 답변을 많은 감사.지금은 좀 더 분명한 아이디어가있습니다.
내 개발 플랫폼을 구축하기 위해서는, 내가하는 싸이 프레스의 데이터 시트에서 예제를 실현하고 싶었 - 쓰기와 읽기의 RAM주기 즉.

당신이 첨부된의 jpeg에서 볼 수 있듯이, 내 타이밍 문제를 갔어요.하지만 실제 문제는이 피묻은 고장입니다.지금 나는 내 주제를 설명하는만큼 구체적인 것 같아요.
또한. 내 상태 머신 VHD의 코드가 포함됩니다.당신은 그것을 완벽하게 3 프로세스로 분할하고 반드시 목표를 완벽하게 동기 무어 상태 머신 알아챌 수있을 것이다.
물론 이러한 고장이 연결되어 있지 않을 때에도 당신은 싸이 프레스가 나타납니다, 그것은 합성의 일부입니다.이 사진에서 한 사이클을 다시 설치하지 않고는 고장이 난 중단하지만, 만약 내가 그것을 보여주기
- 정기적으로 같은 장소에 나타납니다.

그래서 내 정확한 질문은 다음과 같습니다 : 제가 어떻게 할 수있는 결함을 제거 이후 이론적 동기 상태 기계를 가져야할까요?
나는 나의 synthetizer 자일링스 XST을 지정합니다.나는 그 Synopys 컴파일러의 FPGA 합성 알고리즘을 처리하는 더 나은 들었어요 ...희망은 누군가가 이미이 지루 현상을 본 사람은 그
한 병에 내 메시지를 다시 읽어 될

사전에 감사합니다

tesla101
미안하지만, 당신이 첨부 파일을보기 위해서는 로그인이 필요

 

[Guest]

tesla101 썼습니다 :그래서 내 정확한 질문은 다음과 같습니다 : 제가 어떻게 할 수있는 결함을 제거 이후 이론적 동기 상태 기계를 가져야할까요?

 

[farhada]

안녕,
흥미로운 문제가있습니다.난,
당신은 왜에 코드를
"CLK = '1 '은 하나의 과정"에서 기다려야 할 때까지 귀하의 코드에 대한 질문이 하나 있는데 "정상적인 경우와 clk'event CLK = '1'"다른가?

문제는 이러한 유형의 결함을 가진 상태로 기계와 commong에 문제가있습니다.내가 동의에 ACE - X는 귀하의 과정 "에서 순수 결합의 과정을 만들 때까지"기다려 제거한다.

만약에 니가 아직도 "클럭"것들을 확인하고 싶어, 당신은 하나의 처리를 위해서는 국가 보안법 처리 OL과 결합할 수있습니다.당신 인생의 코드를 이해하기 쉽게 처리할뿐
아니라 쉽게 저긴가보다.그러나 일부 기업들이 이런 종류의 코딩 스타일을 허용하지 않습니다.

호프, 도움

BR,
/ 여보

 

[tesla101]

아침에 모든 USB 개발자, Farhada와
에이스 - X로 좋아!

마지막으로 내가 가진이 고장의 두 가지 이유에
의해 제거 :

당신이 내게 준 충고의 조각과 끝에 나는 약간은 결합 과정은 그 마지막에 등록되어 변경된 출력 처음으로, 난 내 VHDL 코드의 변화를 깨달았다.

둘째,
나는 당신이 믿는 것입니다 확실하지 오전 내 오실로 스코프 무언가는 HP 54645D 그리고 그것은 포드가있는 모든 로직 애널라이저로, 물론 모든 것이 정상이다.그러나!내 포드의 한 와이어, 그럼 그 때 그것이 다른 모든 비트 방해 신호 gets 손상이 손상됩니다.난, 난 이전에이 나쁜 와이어에 의해 생성된 게시된 사진에있는 결함의 절반은 농담이 아니에요.인크레 더블.지금은 등록 상태 머신의 좋은 모델을 가지고, 만약 누군가에게 도움을 요청하거나 전체 모델, 저에게
연락 주시기 바랍니다.

네,Tesla101

 

[hoangthanhtung]

테스라하려면

내가 당신에게 PM에 보내 날에 최대한 빨리 답변을 수 있기를 바랍니다.

감사합니다

 

[Guest]

[No message]

 

[farhada]

하이 테슬라,
자네의 문제, 흥미로운 것을 발견 만나서 반갑다, 나는 케이블이 문제에 대해 생각하지 않았어!심지어
내가 일주일 ghoast 결함을 찾고 보낼 생각 없다는 자신했다.

BR,
/ 여보