FPGA에서 40 MHz의 입력 클럭 27 MHz의 클럭을 생성

[ep20k]

안녕 모두, 나 FPGA에서 40 MHz의 입력 클럭 27 MHz의 클럭을 생성하고 이것이 가능하다면 모를 싶습니다. FPGA는 자일링스의 스파르탄 II XC2S100입니다. 도움에 감사드립니다. ep20k

 

[zzzyin]

당신은 자일링스 FPGA 장치에서 CLKDLL을 추측할 수 있습니다. CLKDV_DIVIDE는 정수 값을이다. 당신은 아마 27MHz를 만드는 CLKDLLs의 조합을해야합니다. 따라서 주파수 가까이하는 것이 바람직하다 수 있습니다. (40MHz/1.5 = 26.7MHz)이 다음은 자일링스 설명서에서 예제입니다. 이것이 도움이되기를 바랍니다. CLKDLL CLKDLL_instance_name (. CLK0 (user_CLK0). CLK180 (user_CLK180). CLK270 (user_CLK270). CLK2X (user_CLK2X). CLK90 (user_CLK90). CLKDV (user_CLKDV). 잠겨 (user_LOCKED). CLKFB (user_CLKFB) , CLKIN (user_CLKIN), RST (user_RST)).. defparam CLKDLL_instance_name.CLKDV_DIVIDE = integer_value; / / (1.5,2,2.5,3,4,5,8,16) defparam CLKDLL_instance_name.DUTY_CYCLE_CORRECTION가 = boolean_value; / / ( TRUE, FALSE)는 defparam CLKDLL_instance_name.STARTUP_WAIT = boolean_value; / /을 (TRUE, FALSE)

 

[ep20k]

[인용 = zzzyin] 40MHz/1.5 = 26.7MHz) [/ 견적] 안녕 zzzyin, 나 또한 그것에 대해 생각하지만 27MHz 해주세요 : | 그래도 어쨌든 고맙다. 아마 다른 사람이 아이디어를 가지고? ep20k

 

[jcchan]

FPGA에서 PLL 매크로를 사용하려면

 

[ep20k]

[인용 = jcchan] PLL 매크로를 사용하려면 FPGA에서 [/ 인용] 당신이 얘기하는 겁니까? http://www.xilinx.com/bvdocs/appnotes/xapp174.zip