FPGA를 어떻게 해결할 수있는 프로토 타입에 한계를 핀?

H

hfly47

Guest
안녕하세요,

핀 제한이 FPGA를이다 실제로 문제와 ASIC을 프로토 타입.
그것을인가 거기에 좋은 해결 방법은?
감사합니다 ~

 
안녕하세요,
수 .. allobrate 세부 문제를 당신에게에

일반적으로 설계 (달려시 모듈 블록), 당신은 .. FPGA를 할당 핀의 / 공유
블록을 특정 테스트

Logicdevv_co_uk

 
안녕하세요, Logicdevv

내 말은면 어떻게 설계)는 그대로 유지됩니다 파티션 분할됩니다 렸 그 (결정, 그리고 분할된 모듈 두 사이의 핀 숫자의 논리, FPGA를 대응하는 사이에 그들의 핀이 실제 숫자보다 큰 어떻게 통과 타이밍 기능을 가진 핀으로 덜 물리 핀이 가치의 로직 변경?Timeplexing?
감사

Logicdevv 작성 :

안녕하세요,

수 당신에게 자세하게 .. 문제를 allobrate일반적으로 모듈 (차단시) 설계에 따라, 당신은 / FPGA를 ..의 핀을 공유 할당

특정 블록을 테스트하는Logicdevv_co_uk
 
hfly47 작성 :내 말은면 어떻게 디자인은 (즉 파티션을 그대로 유지됩니다) 결정되었습니다 분할이며, 두 개의 파티션 모듈 사이의 논리 핀의 수가 해당하는 FPGA를 사이에 물리적인 핀의 숫자보다 큰 어떻게 통과 아무 기능 타이밍과 적은 물리적인 핀과 논리 핀의 가치가 바뀌었습니까?

 
나 FPGA를 알고, 여러로 필요했습니다되었습니다 에뮬레이션의 ASIC에 분할 큰 경우에 어떤 때 하나의 FPGA를
요소가 아니라 충분한 논리.물론,이 방법은 속도는 클럭 달성의 측면보다는 limted 있습니다.내가 기대
오늘 대부분의 에뮬레이션 작업은 FPGA를 단일로 수도있을 수행.

불행히도,이 문제가 아직 명확하게 제시되었습니다 없습니다.

제한하는 경우 리소스 그게 실제로 약 인해 FPGA 인을 필요로 여러 기능 타이밍 가능성이 높습 수 없습니다
상호 연결을위한 핀을 사용하여 개인이 있었죠.멀티플렉서를 추가하면 완전히 시뮬레이션을 취소 현실.

 
죄송 설명 내 혼란.

FPGA를 가정은 디버깅을 위해 (이 디자인 및 모듈 B를 모듈로 분할되어 완화)를, 하나의 각과로 매핑되고 그들을 것입니다.하지만 두 FPGA를 bwtween 숫자의 실제 핀 B에 (숫자의 신호보다 작은 비트와) 사이의 모듈
그렇다면, 어떻게 타이밍없이 핀, 물리적 신호와 그 이하로 송금 변경?timeplexing 도울 수 있습니까?

kvingle 작성 :hfly47 작성 :내 말은면 어떻게 디자인은 (즉 파티션을 그대로 유지됩니다) 결정되었습니다 분할이며, 두 개의 파티션 모듈 사이의 논리 핀의 수가 해당하는 FPGA를 사이에 물리적인 핀의 숫자보다 큰 어떻게 통과 아무 기능 타이밍과 적은 물리적인 핀과 논리 핀의 가치가 바뀌었습니까?

 
여기를 묻는 질문 중 나의 이해는 hfly47 :
.

hfly47하고, ASIC 설계 프로토 타입입니다 디버깅 위해서 별도의 모듈을위한 두 가지를 침입했다. 각각의 모듈은 FPGA를 고유한로하겠다 프로그램.문제는 hfly47으로 실행되는 제한 사항입니다 아이오와 그가 가진 이상 신호를 그 때문에 FPGA를 사이에 두 개의 물리적으로 의사 소통 그는하실 수 있습니다.

kvingle 지점을 만드는 좋은,하지만 난 FPGA를 생각하는 별도의 그는 그 오해 "에 살고있는 모듈은".fvm가에 자리 ...설명이 필요에 대한 인용 :
?

어떻게 사용하는 이유에 대한 두 가지입니다 FPGA를 hfly47?역할을 해 하나의 당신이 가진 부족한 로직 요소를 사용하여 방금?수 당신이 우리에게 어떤 기기와 함께 작업 당신은?

 
안녕하세요, kgroll

단일 FPGA를 설계를위한 매핑 우리의 자원을 충분이 없습니다.위치를 사용하여 우리는 장치가 FF1760는 자일링스 XC5VLX330 - 1 -.

kgroll 작성 :

여기에 질문 hfly47 제 이해가 요청의 :.
hfly47하고, ASIC 설계 프로토 타입입니다 디버깅 위해서 별도의 모듈을위한 두 가지를 침입했다. 각각의 모듈은 FPGA를 고유한로하겠다 프로그램.

문제는 hfly47으로 실행되고 그 사람이 이상 신호를 그 사람이 신체적으로 아이오와 제한 때문에 두 FPGA를 사이에 통신할 수입니다.kvingle 좋은 지점을 만들지만, 그 "모듈"별도의 FPGA를 잘못 해석에 살고있다 생각합니다.
fvm이 자리에서는 ...
해명에 대한 필요성을 인용 :?
어떻게 사용하는 이유에 대한 두 가지입니다 FPGA를 hfly47?

당신이 부족 논리 요소를 단지 하나의 부품을 사용하는가?
수 당신이 우리에게 무엇을 당신과 함께 일하고 장치?
 
제발 핀 시도의 TDM (시간 부문 멀티플렉싱) 핀을 하나의 다중, 공유.
그러나, 주파수가 낮은 아주하겠다.

일부 문서는 당신을 도울 수있다 ...
http://www.design-reuse.com/articles/12690/fpga-prototyping-of-complex-socs-partitioning-and-timing-closure-challenges-with-solutions.html

 
rainrhythm 작성 :

제발의 TDM (시간 부문 멀티플렉싱), 작은 핀 공유 여러 개의 핀을 사용해보십시오.

그러나, 주파수가 매우 낮은 것입니다.일부 문서는 당신을 도울 수있다 ...

http://www.design-reuse.com/articles/12690/fpga-prototyping-of-complex-socs-partitioning-and-timing-closure-challenges-with-solutions.html
 
rainrhythm 작성 :

제발의 TDM (시간 부문 멀티플렉싱), 작은 핀 공유 여러 개의 핀을 사용해보십시오.

그러나, 주파수가 매우 낮은 것입니다.일부 문서는 당신을 도울 수있다 ...

http://www.design-reuse.com/articles/12690/fpga-prototyping-of-complex-socs-partitioning-and-timing-closure-challenges-with-solutions.html
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top