FPGA를 매트릭스 라우팅

[bibo1978]

만약 그 누구도 날 하이 엔드 FPGA는 특히 두 가지 차원의 매트릭스에서 라우팅 매트릭스에 대해, 또한 더 많은 게재 위치를 제약 및 성공 사례를이 지역과 관련된 손상받을 것이라고 말할 수있습니다 자세한 내용은 매우 교육 것이 있을까요?

 

[echo47]

만약 당신이 파일의 모든 라인 / 와이어 버튼, 줌 사용 자일링스는 이세의 FPGA 출시 편집기, 부하 버텍스 NCD 사용하는 경우, 그리고 당신 보자 모두를 사용하지 않는 인터커넥트.

 

[arunragavan]

당신은 상호 매트릭스 말은 하지마 - "장소 및 경로

수평 및 수직, 인터커넥트 .. 직접 연결 및 범용 인터커넥트

U에 대한 세부 정보를 얻을 수있는 자일링스 EPIC의 M1을 디자인하는 방법을 사용할 수있습니다 칩 후 같은 디자인 wud보세요.

이것 좀 봐

h ** P는 : / / www.cedcc.psu.edu/ee497i/xilinx/M1_guide.html

h ** P는 : / / vlsi1.engr.utk.edu / ~ jkrumm/project/FinalReport/node6.html

자습서 : h ** P는 : / / homepages.wwc.edu/staff/stirra/classes/engr433/hiertut /

와, 감사합니다

 

[bibo1978]

고마워, 괜찮아

하지만 난 라우팅 매트릭스 장소를 알고 라우팅 매트릭스의 라우팅 지연에 대한 자세한 기술 정보가 필요한 여분의 그러나 나는이에 대한 정보가 필요

 

[echo47]

만약 당신이 사용하는 자일링스 FPGA 편집기, 원하는 그물 및 도구를 클릭 - "지연 강조 표시합니다.

만약 당신이 unrouted 경로 지연을 알고 다음 라우팅 지연에 영향을 미치는 이유는 그게 불가능합니다.

귀하의 질문이 명확하지 않다.만약 당신의 프로젝트에 대해 좀 더 말해, 누군가가 당신이 더 나은 답을 줄 수있습니다.

 

[Guest]

[No message]

 

[bibo1978]

echo47,

난 이미 각 연결 방법을 알고 연기를 참조하십시오.

난 좀 내 문제를 설명하는 것입니다, 우리 디자인의 대부분 시간이 촉박하고 난 보통 작은에서 "적은 비용으로"FPGA를, 그러나 나는 RPM을 다른 현명한 내 디자인을 사용해야합니다이 꽉 시간 제약으로 인해 최적화되지 않을 것입니다 그들이 팩을 전 하지만 RPM을 내 유일한 구세주 있으며,이 경우 타이밍 요구 사항을 충족하지 않을 수 있지만 내 시간 요구 사항을 충족하는 시간과 임의의 위치에 많이 찍었지, 내가 라우팅에 대한 자세한 내용을 얻을려고 노력도 좀 가지고 다양한 측면에서 지연 매트릭스 내 RPM을 설계를 명확하게 규정